27第6章 时序逻辑电路

2020/1/26第六章：时序逻辑电路曾宪阳南京工程学院2020/1/2626.1概述6.2时序逻辑电路的分析方法6.3计数器6.4寄存器6时序逻辑电路6.5脉冲分配器6.6同步时序逻辑电路的设计2020/1/2636.1概述定义：时序逻辑电路在任何时刻的输出不仅取决于该时刻的输入，而且还取决于电路的原来状态，具有记忆功能。电路组成：存储电路（主要是触发器）必不可少。组合逻辑电路（门电路）可选。2020/1/264时序逻辑电路功能的表示方法时序电路的逻辑功能描述方法有：1）状态转换图2）状态转换表3）时序波形图4）逻辑电路图上述表示方法在触发器中已有所了解。它们在本质上是相同的，可以互相转换。时序逻辑电路的典型电路：计数器、寄存器、脉冲分配器等2020/1/265时序电路按各触发方式不同分类:同步时序电路：时序电路中，各触发器共用一个时钟信号。在时钟信号作用下，各触发器同时接收信号，同时更新状态。异步时序电路：时序电路中，触发器可能有一部分有公共的时钟信号，也可能完全没有公共的时钟信号。在时钟信号作用下，各触发器接收信号和状态更新不是同步发生的。2020/1/2666.2时序逻辑电路的分析方法给定：时序逻辑电路待求：时序逻辑电路的功能分析步骤：给定的时序逻辑电路列出时钟驱动输出方程触发器特性方程建立状态方程列状态表检查自启动说明电路逻辑功能状态图时序图2020/1/267同步时序逻辑电路分析举例例1分析下述同步时序逻辑电路。解:写出每个触发器的驱动方程及电路输出方程2020/1/2682、求电路的状态方程同步时序逻辑电路分析举例解:写出每个触发器的驱动方程及电路输出方程2020/1/2693、由状态方程、输出方程列出状态转换表2020/1/26102020/1/2611无效循环状态有效循环状态该电路是具有自动启动能力的电路2020/1/26122020/1/26132020/1/26142020/1/26152020/1/26162020/1/2617例3：分析下图异步时序逻辑电路的逻辑功能2020/1/26182020/1/26193、状态转换表2020/1/26204、状态转移图2020/1/2621计数器：用以计录输入时钟脉冲CP个数的电路。用做分频器。用做以定时器。计数器的分类：6.3计数器（1）按计数器循环模数（计数长度）分二进制计数器：十进制计数器：任意进制计数器：除上述两种之外的其它进制计数器。2nN=10N=2020/1/2622（2）按计数增减分加法计数器：随着计数脉冲的输入作递增计数的电路称作加法计数器。减法计数器：随着计数脉冲的输入作递减计数的电路称作减法计数器。加/减计数器：在加/减控制信号作用下，可递增计数，也可递减计数的电路，称作加/减计数器，又称可逆计数器。2020/1/26236.3.1同步计数器1）同步二进制加法计数器P1222）同步十进制加法计数器P1233）同步N进制计数器P125（3）按计数器触发方式分异步计数器：各触发器的时钟脉冲不完全相同，状态更新有先有后。同步计数器：各触发器的时钟脉冲完全相同，状态更新同时完成。2020/1/26246.3.3行波计数器行波计数器：异步二进制计数器。6.3.2异步计数器1）异步二进制计数器P1272）异步十进制减法计数器P128以图6-19所示异步2位二进制计数器为例说明。（P129）2020/1/26251J1KC1F0“1”1J1KC1F11Q0Q0Q1QCP(a)0Q1DC11DC10Q1Q1QCPF0F1(c)加计数减计数2020/1/2626行波计数器构造方法：（1）根据计数器的模确定触发器的个数。如模8计数器，需要3个触发器。（2）每个触发器都接成具有翻转功能的触发器。各种触发器激励端的连接如表6.10所示。（3）各种触发器时钟端的连接如表6.10所示。2020/1/2627表6.10异步二进制计数器的级间连接规律触发器的触发沿激励上升沿下降沿加计数减计数1iiCPQ=1iiCPQ=1iiCPQ=11iiiiiJKDQT====1iiCPQ=2020/1/26286.3.4集成计数器及其应用CP方式型号计数模式清零方式预置方式同步74LS16174HC16174HCT16174LS16374LS19174LS19374LS16074LS1904位二进制加法4位二进制加法4位二进制加法4位二进制加法单时钟4位二进制可逆双时钟4位二进制可逆十进制加法单时钟十进制可逆异步（低电平）异步（低电平）异步（低电平）同步（低电平）无异步（高电平）异步（低电平）无同步同步同步同步异步异步同步异步异步74LS29374LS29074LS90双时钟4位二进制加法二－五－十进制加法二—五—十进制加法异步异步异步无异步异步2020/1/2629CTPCTTCPQ0Q1Q3Q2COCRLDD3D2D1D074LS163状态输出并行输入进位输出清零端CR低电平有效置数端低电平有效LD使能端1）典型集成计数器芯片功能介绍（1）74LS1634位二进制同步加法计数器，同步清零、置数。CP输入2020/1/2630CTPCTTCPQ0Q1Q3Q2COCRLDD3D2D1D074LS163LDCR同步清零同步置数2020/1/2631异步清零LDCR（2）74LS1614位二进制同步加法计数器异步清零，同步置数。同步置数2020/1/2632异步清零LDCR（3）74LS1608421编码的十进制同步加法计数器。异步清零，同步置数。同步置数2020/1/2633（4）74LS190和74LS19174LS190：8421编码的十进制可逆计数器。74LS191：4位二进制可逆计数器。2020/1/2634LD3Q2QD/UENCP0D1D2D3DRCOMAX/MIN1Q0Q74191∧7419041235671516Vcc741918910111214133D0Q1GNDD1END/UQ3Q2QD2LDMAX/MINRCOCP0D741902020/1/26352）集成计数器的应用（1）集成计数器的级联级联又称串联，有两种形式：同步级联P137图6.28P137图6.29（a)异步级联P137图6.29（b)2020/1/2636同步级联CTPCTTCPQ0Q1Q3Q2COCRLDD3D2D1D0CTPCTTCPQ0Q1Q3Q2COCRLDD3D2D1D0“1”“1”“1”CP74LS16074LS160（高）（低）计数长度121010100NNN===图6.28二片集成十进制加法计数器同步级联2020/1/2637计数长度121616256NNN===图6.29(a)二片集成四位二进制加法计数器同步级联CTPCTTCPQ0Q1Q3Q2COCRLDD3D2D1D0CTPCTTCPQ0Q1Q3Q2COCRLDD3D2D1D0“1”“1”“1”CP74LS16174LS161（高）（低）同步级联2020/1/2638异步级联CTPCTTCPQ0Q1Q3Q2COCRLDD3D2D1D0CTPCTTCPQ0Q1Q3Q2COCRLDD3D2D1D0“1”“1”“1”CP74LS16074LS1601（低）（高）图6.29(b)二片集成四位二进制加法计数器异步级联计数长度121010100NNN===2020/1/2639集成计数器构成任意进制计数器两种方法：1、复位法（反馈归零法）利用清零端构成任意进制计数器。2、置数法CR利用置数端LD构成任意进制计数器。2020/1/2640（2）复位法（反馈归零法）复位法又有两种：同步复位法；异步复位法。②同步复位法P138适用于具有同步清零端的集成计数器，如74163。例：用74163构成十二进制计数器。CTPCTTCPQ0Q1Q3Q2COCRLDD3D2D1D074LS163&“1”CP“1”2020/1/2641CTPCTTCPQ0Q1Q3Q2COCRLDD3D2D1D074LS161&“1”CP“1”例：用74161构成十二进制计数器。①异步复位法P138适用于具有异步清零端的集成计数器，如74160、74161等。CR2020/1/2642归纳复位法构成任意进制计数器步骤：（1）写二进制代码或8421BCD码同步：N-1如异步：N如102(12)(1100)N==1021(121)(1011)N==（2）写反馈归零逻辑CR的表达式。如32CRQQ=1021(121)(1011)N==102(12)(1100)N==310CRQQQ=（3）画逻辑图2020/1/2643（3）置数法P139利用同步置数端LD构成任意进制计数器。置数法构成任意进制计数器步骤：（1）写二进制代码或8421BCD码同步置数：N-1（2）写LD的表达式（3）画逻辑图2020/1/2644例：用74161构成十二进制计数器。（计数分别从0000和0010开始）CTPCTTCPQ0Q1Q3Q2COCRLDD3D2D1D074LS161&“1”CP“1”（1）计数从0000开始（N-1）=（12-1）10=（11）10=（1011）2LD=Q3Q1Q02020/1/2645CTPCTTCPQ0Q1Q3Q2COCRLDD3D2D1D074LS161&“1”CP“1”0001（2）计数从0010开始（N-1）=（12+2-1）10=（13）10=（1101）2LD=Q3Q2Q02020/1/26461.分类：寄存器通常分为两大类数据寄存器：存放二进制数码、运算结果或指令等信息的电路。移位寄存器：不但可存放数码，而且在移位脉冲作用下，寄存器中的数码可根据需要向左或向右移位。2.组成：触发器和门电路。一个触发器能存放一位二进制数码；N个触发器可以存放N位二进制数码。6.4寄存器2020/1/26476.4.1数据寄存器数码寄存器：存储二进制数码的时序电路CP：接收脉冲（控制信号输入端)输出端数码输入端2020/1/26486.4.2移位寄存器1）移位寄存器的工作原理右移寄存器：D触发器组成的4位右移寄存器右移寄存器的结构特点：左边触发器的输出端接右邻触发器的输入端。QRC11D∧1DC1∧RQ1DC1∧RQ1DQ∧RC1Q0Q1Q2Q3CPCRID串行输入串行输出D0D1D20FF1FF2FF3FF并行输出D32020/1/26491011QRC11D∧1DC1∧RQ1DC1∧RQ1DQ∧RC1Q0Q1Q2Q3CPCRID串行输入串行输出D0D1D20FF1FF2FF3FF并行输出D32020/1/2650右移寄存器的时序图：CPQ0Q1Q2123456789QID111032020/1/2651左移寄存器P142图6-37双向移位寄存器P143将右移寄存器和左移寄存器组合起来，并引入一控制端便构成既可左移又可右移的双向移位寄存器。2020/1/2652当S=1时，D0=DSR、D1=Q0、D2=Q1、D3=Q2，实现右移操作；其中，DSR为右移串行输入端，DSL为左移串行输入端。当S=0时，D0=Q1、D1=Q2、D2=Q3、D3=DSL，实现左移操作。RFF∧1DC13Q&≥1∧R1DC12FFQ&≥1∧R1DC11FFQ&≥1FF&∧C1R01DQ≥1111QQQQ1302CPCR串行输入SLD（左移）串行输入DSR（右移）串行输出DOR（右移）串行输出DOL（左移）移位控制SS=1：右移S=0：左移并行输出2020/1/26532）移位型计数器（1）环形计数器（2）扭环形计数器3）集成移位寄存器（1）74LS164（2）74LS179（3）74LS19474LS194:4位双向移位寄存器，串行/并行输入，串行/并行输出，异步清零，同步预置。2020/1/265474194为四位双向移位寄存器Q0和Q3分别是左移和右移时的串行输出端，Q0、Q1、Q2和Q3为并行输出端。DSL和DSR分别是左移和右移串行输入。D0、D1、D2和D3是并行输入端。41235671516D0D1D2GNDQ3Q2Q1Vcc741948910111