电工学1第12章时序逻辑电路概要

第12章时序逻辑电路时序逻辑电路与组合逻辑电路的区别在于：时序逻辑电路在某个时刻的输出状态不仅与该时刻电路的输入情况有关，还与电路在信号作用之前电路所具有的状态有关，具有记忆功能。组合逻辑电路的基本单元是门电路。时序逻辑电路的基本单元是触发器。时序逻辑电路一般由门电路和触发器组合而成。触发器是构成时序逻辑电路的基本逻辑部件。它有两个稳定的状态：0状态和1状态；在不同的输入情况下，它可以被置成0状态或1状态；当输入信号消失后，所置成的状态能够保持不变。触发器可以记忆1位二值信号。根据逻辑功能的不同，触发器可以分为RS触发器、D触发器、JK触发器、T和T´触发器；按照结构形式的不同，又可分为基本RS触发器、同步触发器、主从触发器和边沿触发器。12.1触发器SRQQ&&RSQ01010111不变00不定④R=0、S=0时：Q=Q=1，不符合触发器的逻辑关系。并且由于与非门延迟时间不可能完全相等，在两输入端的0同时撤除后，将不能确定触发器是处于1状态还是0状态。所以触发器不允许出现这种情况，这就是基本RS触发器的约束条件。12.1.1RS触发器置1端置0端G1G2JKCPG7主G8G5G6G3从G4QQ1G9QmQm&&&&&&&&（1）主从JK触发器下降沿到来时有效CPQKQJQnnn1主从JK触发器的特性方程：主从JK触发器没有约束。12.1.2边沿JK触发器图12-5边沿JK触发器(下降沿)P332图12－674LS112管脚图JKQnQn+1功能00000101nnQQ1保持0100110001nQ置01001011111nQ置111011110nnQQ1翻转特性表CPJKQ时序图12.1.3D触发器(b)逻辑符号(a)逻辑图图12－8维持-阻塞型D触发器DQn1上升沿时刻有效D触发器状态表DQn+10101在数字电路中，凡在CP时钟脉冲控制下，根据输入信号T取值的不同，具有保持和翻转功能的电路，即当T＝0时能保持状态不变，T＝1时一定翻转的电路，都称为T触发器。JK触发器→T触发器。TQnQn+1功能000101nnQQ1保持101110nnQQ1翻转特性表逻辑符号TCP1TQQC112.1.4T和T＇触发器JK触发器→T＇触发器在数字电路中，凡每来一个时钟脉冲就翻转一次的电路，都称为T＇触发器。特性表逻辑符号QnQn+1功能0110nnQQ1翻转T´=J=K=11.将JK触发器转换为D触发器1JC11KDQQ1CP2.将JK触发器转换为T触发器TQnQn+1功能000101nnQQ1保持101110nnQQ1翻转1JC11KTQQCP注意：JK触发器在CP的下降沿触发。3.D触发器→T＇触发器nQDCP1DC1QQQnQn+1功能0110nnQQ1翻转T′触发器的特性表T触发器具有计数功能12.2寄存器寄存器是数字系统常用的逻辑部件，它用来存放数码或指令等。它由触发器和门电路组成。一个触发器只能存放一位二进制数，存放n位二进制时，要n个触发器。按功能分数码寄存器移位寄存器12.2.2移位寄存器不仅能寄存数码，还有移位的功能。所谓移位，就是每来一个移位脉冲，寄存器中所寄存的数据就向左或向右顺序移动一位。按移位方式分类单向移位寄存器双向移位寄存器右移串行输入左移串行输入UCCQ0Q1Q2Q3S1S0C16151413121110913456782D0D1D2D3DSRDSLRDGNDCT74LS194并行输入移位寄存器芯片12.3计数器计数器是数字电路和计算机中广泛应用的一种逻辑部件，可累计输入脉冲的个数，可用于定时、分频、时序控制等。分类加法计数器减法计数器可逆计数器(按计数功能)异步计数器同步计数器(按计数脉冲引入方式)二进制计数器十进制计数器N进制计数器(按计数制)12.3.1二进制计数器按二进制的规律累计脉冲个数，它也是构成其它进制计数器的基础。要构成n位二进制计数器，需用n个具有计数功能的触发器。1.异步二进制加法计数器异步计数器：计数脉冲CP不是同时加到各位触发器。最低位触发器由计数脉冲触发翻转，其他各位触发器有时需由相邻低位触发器输出的进位脉冲来触发，因此各位触发器状态变换的时间先后不一，只有在前级触发器翻转后,后级触发器才能翻转。二进制数Q2Q1Q0000010012010301141005101611071118000脉冲数(C)二进制加法计数器状态表从状态表可看出：最低位触发器来一个脉冲就翻转一次，每个触发器由1变为0时，要产生进位信号,这个进位信号应使相邻的高位触发器翻转。1010当J、K=1时，具有计数功能，每来一个脉冲触发器就翻转一次.清零RDQJKQQ0F0QJKQQ1F1QJKQQ2F2C计数脉冲三位异步二进制加法计数器在电路图中J、Ｋ悬空表示J、K=1下降沿触发翻转每来一个C翻转一次当相邻低位触发器由1变0时翻转异步二进制加法器工作波形2分频4分频8分频每个触发器翻转的时间有先后，与计数脉冲不同步C12345678Q0Q1Q2用D触发器构成三位二进制异步加法器？？2、若构成减法计数器C又如何连接？1、各触发器C应如何连接？各D触发器已接成T´触发器，即具有计数功能C清零RDQDQQ0F0QDQQ1F1QDQQ2F2加法：D触发器的连到F1的CP端，连到F2的CP端。0Q1Q2.同步二进制加法计数器异步二进制加法计数器线路联接简单。各触发器是逐级翻转，因而工作速度较慢。同步计数器：计数脉冲同时接到各位触发器，各触发器状态的变换与计数脉冲同步。同步计数器由于各触发器同步翻转，因此工作速度快。但接线较复杂。同步计数器组成原则:根据翻转条件,确定触发器级间连接方式—找出J、K输入端的联接方式。74LS161四位同步二进制加法计数器芯片P344二进制数Q2Q1Q0000010012010301141005101611071118000脉冲数(C)二进制加法计数器状态表从状态表可看出：最低位触发器F0每来一个脉冲就翻转一次；F1：当Q0=1时，再来一个脉冲则翻转一次；F2：当Q0=Q1=1时，再来一个脉冲则翻转一次。四位二进制同步加法计数器级间连接的逻辑关系触发器翻转条件J、K端逻辑表达式J、K端逻辑表达式F0每输入一C翻一次F1F2F3J0=K0=1Q0=1J1=K1=Q0Q0=Q1=1J2=K2=Q1Q0Q0=Q1=Q2=1J3=K3=Q1Q1Q0J0=K0=1J1=K1=Q0J2=K2=Q1Q0J3=K3=Q2Q1Q0由J、K端逻辑表达式，可得出四位同步二进制计数器的逻辑电路。（只画出三位同步二进制计数器的逻辑电路）（加法）（减法）三位同步二进制加法计数器计数脉冲同时加到各位触发器上，当每个到来后触发器状态是否改变要看J、K的状态。最低位触发器F0每一个脉冲就翻转一次；F1：当Q0=1时，再来一个脉冲则翻转一次；F2：当Q0=Q1=1时，再来一个脉冲则翻转一次。RDQJKQQ0F0QJKQQ1F1QJKQQ2F2C计数脉冲C12345678Q0Q1Q2各触发器状态的变换和计数脉冲同步12.3.2十进制计数器十进制计数器：计数规律：“逢十进一”。它是用四位二进制数表示对应的十进制数，所以又称为二-十进制计数器。四位二进制可以表示十六种状态，为了表示十进制数的十个状态，需要去掉六种状态，具体去掉哪六种状态，有不同的安排，这里仅介绍广泛使用8421编码的十进制计数器。P344:74LS160同步十进制加法计数器芯片的管脚图与74LS161四位同步二进制的加法计数器同。二进制数Q3Q2Q1Q0脉冲数(C)十进制数0123456789100000000100100011010001010110011110001001000001234567890十进制加法计数器状态表RDQJKQF0QJKQF1C计数脉冲QJKQF2QJKQQ3F3Q2Q1Q0十进制同步加法计数器Q0Q1Q2Q3C12345678910十进制计数器工作波形