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可编程逻辑器件应用技术实验报告册魏欣班级11015D学号26姓名余娟30前言一、可编程逻辑器件应用技术实验任务EDA技术是现代电子工程领域的一门新技术，它提供了基于计算机和信息技术的电路系统设计方法。EDA技术的发展和推广应用极大地推动了电子工业的发展。随着EDA技术的发展，硬件电子电路的设计几乎全部可以依靠计算机来完成，这样就大大缩短了硬件电子电路设计的周期，从而使制造商可以快速开发出品种多、批量小的产品，以满足市场的需求。EDA教学和产业界的技术推广是当今世界的一个技术热点，EDA技术是现代电子工业中不可缺少的一项技术。二、实验内容编排本实验教材的内容编排如下：任务一是详细介绍了CPLD实验板配套的使用软件的使用方法。任务二至实验七是基本技能单项实验。任务八是综合实验，必须由学生们利用开发板自行设计软件和硬件实现。附录一是芯片引脚对照表，方便在下载时查找对应的芯片引脚。附录二是CPLD实验板的原理图，方便在实验是查找。需要说明的是，所有的实验都没有给出参考程序，要求同学们自主设计程序，因此即使是基础实验，也可以归为设计性实验，这样可以很好的锻炼同学们的设计能力。设计工作任务书任务名称QuartusII软件使用方法任务编号CPLDSJ-1任务要求熟悉软件的操作，并撰写设计报告。设计设备CPLD实验平台（1套）数字万用表（1只）计算机（1台）设计电路设计程序QuartusⅡ通常采用HDL语言描述与原理图输入这两种输入方法，其基本的设计流程如下图所示。结论与体会简述QuartusⅡ的设计流程？1.使用NewProjectWizard（File菜单）建立新工程并指定目标器件或器件系列。2.使用TextEditor（文本编辑器）建立VerilogHDL、VHDL或Altera32硬件描述语言(AHDL)设计。3.使用AssignmentEditor、Settings对话框（Assignments菜单）、FloorplanEditor和/或LogicLock.功能指定初始设计的约束条件。4.使用Analysis&Synthesis对设计进行综合。5.使用仿真器对设计执行功能仿真。6.使用Fitter对设计执行布局布线。在对源代码进行少量更改之后，还可以使用增量布局布线。7.使用TimingAnalyzer对设计进行时序分析。8.使用仿真器对设计进行时序仿真。同时也了解到EDA程序设计的作用对它也认识很多！通过此次设计实验，更加深刻的认识到任何事情只要自己肯用心，愿意花时间，经过自己的努力之后总是会有收获的。通过这一学期DEA实验课程的学习，我掌握了一些新的知识，并且对以前所学习的模拟电路、数字电路等课程有了更深刻的理解，看着自己做出来的东西，很有成就感，呵呵…更重要的是扩展了自己的眼界！设计工作任务书任务名称8人抢答器的设计任务编号CPLDSJ-2任务要求按设计要求完成所有设计内容，并撰写设计报告。设计设备CPLD实验平台（1套）数字万用表（1只）计算机（1台）设计电路设计程序1、利用原理图输入法画出抢答器的电路图。2、编译、仿真工程。3、配置芯片、锁定管脚并下载至器件，验证设计功能。结论与体会详细叙述8人抢答器的设计流程，给出对应的仿真波形和下载结果。如下图所示34设计工作任务书任务名称6位加法器的设计任务编号CPLDSJ-3任务要求按设计要求完成所有设计内容，并撰写设计报告。设CPLD实验平台（1套）计设备数字万用表（1只）计算机（1台）设计电路一个6位加法器可以由5个1位全加器和1个1位半加器构成，加法器间的进位可以串行方式实现。请学生设计原理图：36设计程序1、先完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此半加器和全加器电路设置成一个硬件符号入库。2、建立一个更高的原理图设计层次，利用以上获得的半加器和全加器构成6位全加器，并完成编译、综合、适配、仿真和硬件测试。3、利用VHDL语言层次调用重新将6位全加器设计一遍。结论详细叙述6位加法器的设计流程；写出经调试通过的试验程序；给出各层次的设计方法和对应的仿真波形，讨论加法器的延时情况。与体会半加器原理图波形图38全加器原理图波形图设计工作任务书任务名称计数器、寄存器的设计任务编号CPLDSJ-4任务要求按设计程序要求完成所有设计内容，并撰写设计报告。设计设备CPLD实验平台（1套）数字万用表（1只）计算机（1台）设计电路写出计数器和寄存器的VHDL语言的关键部分：设计程序完成计数器和寄存器的设计，包括VHDL语言输入、编译、综合、适配、仿真、实验板上的硬件测试40结论与体会写出程序调试过程中出现的错误提示和解决方法；写出仿真分析、硬件测试和实验过程和结果分析。计数器最基本的功能是计数，一般从零开始计数，是典型的时序电路。常用于数模转换，计时，频率测量等。计数器按照工作原理和使用情况可分为很多种类，如最基本的计数器，带清零端计数器，各种进制的计数器。寄存器就是一组可储存二进制数的触发器，每个触发器都可储存一位二进制位。寄存器还可分为移位寄存器（移位寄存器中各位数据要从地位向高位（或相反方向）依次移动。它的输入与输出均可以选择并行或串行进行。可将寄存器内德数据执行算术及逻辑运算；存于寄存器内德地址可用来指向内存的某个位置，即寻址；可以用来读写数据到电脑的周边设备。设计工作任务书任务名称有限状态机的设计任务编号CPLDSJ-5任务要求按设计程序要求完成所有设计内容，并撰写设计报告。设计设备CPLD实验平台（1套）数字万用表（1只）计算机（1台）设计电路Moore型状态机框图Mealy型状态机框图设计程序用VHDL语言分别设计摩尔和米勒型状态机，并编译、综合、适配、仿真、实验板上的硬件测试结论与体会写出经调试通过的试验程序，软件编译及仿真分析、硬件测试和实验过程、程序分析报告、仿真波形图和结果分析。4244莫尔型状态机的输出仅与当前状态有关，与输入变量无关，输入变量的作用只是与当前状态一起决定当前状态的下一状态是什么，一个基本的莫尔型状态机应具有的端口包括输入变量，时钟输入，输出变量，还有一复位信号。米里型状态机的输出不仅与当前状态有关，还与输入变量有关。输入变量的作用不仅与当前状态一起决定当前状态的下一状态是什么，还决定当前状态的输出变量的逻辑值。米里型状态机所需端口与莫尔型相同。通过本次实验，我对有限状态机之间转换过程有了一些了解，状态机的输出信号逻辑值必然与当前状态有关，但不一定与输入变量有关，并且学会利用VHDL语言设计实现时序逻辑功能器件的逻辑功能。