当前位置:首页 > 电子/通信 > 综合/其它 > 第3章 时序逻辑电路
数字电子技术湖南计算机高等专科学校李中发胡锦制作第3章时序逻辑电路学习要点:•触发器的逻辑功能及使用•时序电路的分析方法和设计方法•计数器、寄存器等中规模集成电路的逻辑功能和使用方法第3章时序逻辑电路3.1触发器3.2时序逻辑电路的分析与设计方法3.3计数器3.4寄存器3.5顺序脉冲发生器3.6随机存取存储器(ROM)退出3.1触发器3.1.1基本RS触发器3.1.2同步触发器3.1.3主从触发器退出3.1.4边沿触发器3.1.5不同类型触发器间的转换触发器是构成时序逻辑电路的基本逻辑部件。它有两个稳定的状态:0状态和1状态;在不同的输入情况下,它可以被置成0状态或1状态;当输入信号消失后,所置成的状态能够保持不变。所以,触发器可以记忆1位二值信号。根据逻辑功能的不同,触发器可以分为RS触发器、D触发器、JK触发器、T和T´触发器;按照结构形式的不同,又可分为基本RS触发器、同步触发器、主从触发器和边沿触发器。3.1.1基本RS触发器电路组成和逻辑符号SRQQSRQQ(a)逻辑图(b)逻辑符号&&SR信号输入端,低电平有效。信号输出端,Q=0、Q=1的状态称0状态,Q=1、Q=0的状态称1状态,SRQQ&&工作原理RSQ1001100①R=0、S=1时:由于R=0,不论原来Q为0还是1,都有Q=1;再由S=1、Q=1可得Q=0。即不论触发器原来处于什么状态都将变成0状态,这种情况称将触发器置0或复位。R端称为触发器的置0端或复位端。SRQQ&&0110RSQ100②R=1、S=0时:由于S=0,不论原来Q为0还是1,都有Q=1;再由R=1、Q=1可得Q=0。即不论触发器原来处于什么状态都将变成1状态,这种情况称将触发器置1或置位。S端称为触发器的置1端或置位端。011SRQQ&&1110③R=1、S=1时:根据与非门的逻辑功能不难推知,触发器保持原有状态不变,即原来的状态被触发器存储起来,这体现了触发器具有记忆能力。RSQ10001111不变10SRQQ&&0011RSQ10001111不变00不定?④R=0、S=0时:Q=Q=1,不符合触发器的逻辑关系。并且由于与非门延迟时间不可能完全相等,在两输入端的0同时撤除后,将不能确定触发器是处于1状态还是0状态。所以触发器不允许出现这种情况,这就是基本RS触发器的约束条件。RSnQ1nQ功能000001不用不用不允许0100110001nQ置01001011111nQ置111011101nnQQ1保持特性表(真值表)现态:触发器接收输入信号之前的状态,也就是触发器原来的稳定状态。次态:触发器接收输入信号之后所处的新的稳定状态。Qn000111100×0011×011 RS次态Qn+1的卡诺图约束条件1)(1SRQRSQRSQnnn特性方程触发器的特性方程就是触发器次态Qn+1与输入及现态Qn之间的逻辑关系式状态图描述触发器的状态转换关系及转换条件的图形称为状态图01×1/1×/10/01/①当触发器处在0状态,即Qn=0时,若输入信号=01或11,触发器仍为0状态;RS②当触发器处在1状态,即Qn=1时,若输入信号=10或11,触发器仍为1状态;RSRS若=10,触发器就会翻转成为1状态。RS若=01,触发器就会翻转成为0状态。波形图反映触发器输入信号取值和状态之间对应关系的图形称为波形图RSQQ置1置0置1置1置1保持不允许基本RS触发器的特点(1)触发器的次态不仅与输入信号状态有关,而且与触发器的现态有关。(2)电路具有两个稳定状态,在无外来触发信号作用时,电路将保持原状态不变。(3)在外加触发信号有效时,电路可以触发翻转,实现置0或置1。(4)在稳定状态下两个输出端的状态和必须是互补关系,即有约束条件。在数字电路中,凡根据输入信号R、S情况的不同,具有置0、置1和保持功能的电路,都称为RS触发器。集成基本RS触发器(a)74LS279的引脚图16151413121110974LS27912345678VCC4S4R4Q3SA3SB3R3Q1R1SA1SB1Q2R2S2QGND(b)CC4044的引脚图161514131211109CC404412345678VDD4S4R1Q2R2S3Q2Q4QNC1S1REN1R1SVSSEN=1时工作EN=0时禁止1S2S3.1.2同步触发器1、同步RS触发器G1G2G3G4SCPRSCPR&QQSCPRSCPRQQQQ(a)逻辑电路(b)曾用符号1SC11RQQ(c)国标符号&&&RSCP=0时,R=S=1,触发器保持原来状态不变。CP=1时,工作情况与基本RS触发器相同。CPRSQnQn+1功能0×××QnnnQQ1保持1000100101nnQQ1保持101010111111nQ置1110011010001nQ置011101111不用不用不允许特性表特性方程01RSQRSQnnCP=1期间有效主要特点波形图(1)时钟电平控制。在CP=1期间接收输入信号,CP=0时状态保持不变,与基本RS触发器相比,对触发器状态的转变增加了时间控制。(2)R、S之间有约束。不能允许出现R和S同时为1的情况,否则会使触发器处于不确定的状态。CPRSQQ不变不变不变不变不变不变置1置0置1置0不变2、同步JK触发器G3G4G1G2JCPKJCPKJCPKQQJCPKQQQQ(a)逻辑电路(b)曾用符号1JC11KQQ(c)国标符号&&&&nnnnnnnQKQJQKQQJQRSQ1CP=1期间有效将S=JQn、R=KQn代入同步RS触发器的特性方程,得同步JK触发器的特性方程:CPJKQnQn+1功能0×××QnnnQQ1保持1000100101nnQQ1保持101010110001nQ置0110011011111nQ置11110111110nnQQ1翻转特性表JK=00时不变JK=01时置0JK=10时置1JK=11时翻转01JK=1×/×1/0×/×0/状态图CPJKQQ波形图在数字电路中,凡在CP时钟脉冲控制下,根据输入信号J、K情况的不同,具有置0、置1、保持和翻转功能的电路,都称为JK触发器。3、同步D触发器(D锁存器)G3G4G1G2SRDG1G2CPQQ(a)D触发器的构成1DDCP1DC1QQ(c)逻辑符号CPG3G4&&QQ(b)D触发器的简化电路SR&&&&&&DQDDQRSQnnn1CP=1期间有效将S=D、R=D代入同步RS触发器的特性方程,得同步D触发器的特性方程:01D=1/0/0/1/状态图波形图在数字电路中,凡在CP时钟脉冲控制下,根据输入信号D情况的不同,具有置0、置1功能的电路,都称为D触发器。CPDQQ(a)74LS375的引脚图16151413121110974LS37512345678VCC4D4Q4Q2G3Q3Q3D1D1Q1Q1G2Q2Q2DGND(b)CC404的引脚图161514131211109CC404212345678VDD4Q4D3D3Q3Q2Q2Q4Q1Q1Q1DCPPOL2DVSS集成同步D触发器CP1、2CP3、4POL=1时,CP=1有效,锁存的内容是CP下降沿时刻D的值;POL=0时,CP=0有效,锁存的内容是CP上升沿时刻D的值。3.1.3主从触发器1、主从RS触发器G5G6G1G2G7主触发器G8QmQmG3从触发器G4&&QQ&&1SRCPCPG9(a)逻辑电路&&&&工作原理(1)接收输入信号过程CP=1期间:主触发器控制门G7、G8打开,接收输入信号R、S,有:从触发器控制门G3、G4封锁,其状态保持不变。01RSQRSQnmnm10G5G6G1G2G7主触发器G8QmQmG3从触发器G4&&QQ&&1SRCPCPG9&&&&01(2)输出信号过程CP下降沿到来时,主触发器控制门G7、G8封锁,在CP=1期间接收的内容被存储起来。同时,从触发器控制门G3、G4被打开,主触发器将其接收的内容送入从触发器,输出端随之改变状态。在CP=0期间,由于主触发器保持状态不变,因此受其控制的从触发器的状态也即Q、Q的值当然不可能改变。01RSQRSQnnCP下降沿到来时有效特性方程QQSRSCPRQQ(b)曾用符号1S1RSCPRQQ(c)国标符号CPC1逻辑符号电路特点主从RS触发器采用主从控制结构,从根本上解决了输入信号直接控制的问题,具有CP=1期间接收输入信号,CP下降沿到来时触发翻转的特点。但其仍然存在着约束问题,即在CP=1期间,输入信号R和S不能同时为1。G1G2JKCPG7主G8G5G6G3从G4QQ1G9QmQm&&&&&&&&2、主从JK触发器nnKQRQJS下降沿到来时有效CPQKQJQKQQJQRSQnnnnnnn1代入主从RS触发器的特性方程,即可得到主从JK触发器的特性方程:将主从JK触发器没有约束。JKQnQn+1功能00000101nnQQ1保持0100110001nQ置01001011111nQ置111011110nnQQ1翻转特性表CPJKQ时序图QQJKJCPKQQ曾用符号1J1KJCPKQQ国标符号CPC1电路特点逻辑符号①主从JK触发器采用主从控制结构,从根本上解决了输入信号直接控制的问题,具有CP=1期间接收输入信号,CP下降沿到来时触发翻转的特点。②输入信号J、K之间没有约束。③存在一次变化问题。G1G2JKCPG7G8G5G6G3G4QQ1G9RDSD&&&&&&&&带清零端和预置端的主从JK触发器RD=0,直接置001111001SD=0,直接置1G1G2JKCPG7G8G5G6G3G4QQ1G9RDSD&&&&&&&&10001111SDJCPKRDQQSDRDJKJCPKQQ曾用符号国标符号CPRDSDS1J1KRQQC1带清零端和预置端的主从JK触发器的逻辑符号集成主从JK触发器14131211109874721234567VCCSDRDK3K2K1Q(b)7472的引脚图(a)74LS76的引脚图16151413121110974LS76123456781K1Q1QGND2K2Q2Q2J1CP1SD1RD1JVCC2CP2SD2RDNCCPJ1J2J3QGND321KKKK321JJJJ低电平有效低电平有效CP下降沿触发1J2KSRSDJ1J2J3CPK1K2K3RDQQCP&&与输入主从JK触发器的逻辑符号主从JK触发器功能完善,并且输入信号J、K之间没有约束。但主从JK触发器还存在着一次变化问题,即主从JK触发器中的主触发器,在CP=1期间其状态能且只能变化一次,这种变化可以是J、K变化引起,也可以是干扰脉冲引起,因此其抗干扰能力尚需进一步提高。3.1.4边沿触发器1、边沿D触发器工作原理G5G6G1G2CPG3从G4&QQ1G7主G8&&1D1QmQm&&&&&(1)CP=0时,门G7、G8被封锁,门G3、G4打开,从触发器的状态取决于主触发器Q=Qm、Q=Qm,输入信号D不起作用。(2)CP=1时,门G7、G8打开,门G3、G4被封锁,从触发器状态不变,主触发器的状态跟随输入信号D的变化而变化,即在CP=1期间始终都有Qm=D。G5G6G1G2CPG3从G4&QQ1G7主G8&&1D1QmQm&&&&&DQn1下降沿时刻有效(3)CP下降沿到来时,封锁门G7、G8,打开门G3、G4,主触发器锁存CP下降时刻D的值,即Qm=D,随后将该值送入从触发器,使Q=D、Q=D。(4)CP下降沿过后,主触发器锁存的CP下降沿时刻D的值被保存下来,而从触发器的状态也将保持不变。综上所述,边沿D触发器的特性方程为:边沿D触发器没有一次变化问题。DCPQQDQQ曾用符号DCP1DQQ国标符号CPC1逻辑符号14131211109874LS741234567VCC2RD2D2CP2SD2Q2Q1RD1D1CP1SD1Q1QGND1413121
本文标题:第3章 时序逻辑电路
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