实验二用PLD实现组合逻辑电路

实验二用PLD实现组合逻辑电路用QUARTUSII软件环境设计、仿真、下载、实验验证逻辑功能1.3-8译码器2.BCD-7段译码器3.用十六进制全加器实现十进制全加器CPLD应用讲授內容CPLD的简介EDA工具－QUARTUSII快速入门电脑辅助数字电路设计3-8译码器设计、实现过程CPLD集成单元的內部结构FPGA/CPLD的制造技术FPGA/CPLD以CMOS为制作程序目前共有EPROM、EEPROM、FLASH、SRAM及Anti-Fuse等五种制造技术。技術種類可重規劃性清除方式型式安全措施EPROM可紫外線非揮發性有EEPROM可電力清除非揮發性有FLASH可電力清除非揮發性有Anti-Fuse不可---非揮發性有SRAM可關掉電源揮發性沒有QUARTUSII设计流程数字逻辑电路设计环境1、建立项目选择File2、设计输入双击空白处选择器件完成图形输入3、编译项目4、仿真项目双击左键双击左键存盘5、引脚分配存盘，再编译6、下载实验报告要求总结QUARTURSII操作步骤设计过程及原理电路图测试结果或仿真波形图预习1、用VerilogHDL设计七段译码器2、用十六进制全加器实现十进制全加器