实验二组合逻辑电路设计方案fpga

1/3实验二组合逻辑电路的设计一、实验目的：1、掌握用VHDL语言和EPLD进行组合逻辑电路的设计方法。2、加深对EPLD设计全过程的理解。3、掌握组合逻辑电路的静态测试方法。二、实验设备：PC机三、实验内容：1、用VHDL语言输入法设计三人表决器，其输入为8421码，要求当输入1的个数大于等于2时，判别电路输出为1；反之为0。2、用VHDL语言输入法设计8-3编码器。四、实验步骤：（一）三人表决器1、采用文本编辑器输入三人表决器VHDL语言源程序，建立工程。VHDL语言源程序如下所示：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitybjisport(m:instd_logic_vector(2downto0);y:outstd_logic);end;architectureoneofbjisbeginprocess(m)beginifm=000theny='0';elsifm=001theny='0';elsifm=010theny='0';elsifm=011theny='1';elsifm=100theny='0';elsifm=101theny='1';elsifm=110theny='1';elsifm=111theny='1';endif;endprocess;end;2、编译并进行仿真，仿真结果如下所示：2/3由仿真结果可以验证当输入1的个数大于等于2时，判别电路输出为1；反之为0。可以达到三人表决器的效果。（二）8-3编码器1、采用文本编辑器输入8-3编码器VHDL语言源程序，建立工程。VHDL语言源程序如下所示：libraryieee;useieee.std_logic_1164.all;entityencoder83isport(d:instd_logic_vector(7DOWNTO0);y:outstd_logic_vector(2downto0));endencoder83;architecturearcofencoder83isbeginPROCESS(d)BEGINifd(7)='0'theny=111;elsifd(6)='0'theny=110;elsifd(5)='0'theny=101;elsifd(4)='0'theny=100;elsifd(3)='0'theny=011;elsifd(2)='0'theny=010;elsifd(1)='0'theny=001;elsey=000;endif;3/3ENDPROCESS;endarc;2、编译并进行仿真，仿真结果如下所示：五、心得与体会实验中意识到，自己对课本知识较为生疏，在面对实验的过程中有点茫然，不知道应如何应用所学的知识去解释实验结果。所以在今后的学习中，我会尽量多注重课本知识，将课本知识良好的掌握，并能够与实践相结合，多钻研，不断提升自己的能力。与此同时，要与同学更好的交流，能够做到共同进步。