15集成电路

第三章门电路3.1概述•集成电路(IntegratedCircuit)就是将所有的元件和连线都制作在同一块半导体基片(芯片)上。•集成电路分模拟和数字两大类。•在数字集成逻辑电路中，常以“门”为最小单位。我们可按其“集成度”(一定大小的芯片上所含门的数量多少)分成：•小规模集成电路(SSI：SmallScaleIntegrating)，一块芯片上含1~50个门。•中规模集成电路(MSI：MediumScaleIntegrating),一块芯片上含50~100个门。•大规模集成电路(LSI：LargeScaleIntegrating),一块芯片上含100~10000个门。•超大规模集成电路(VLSI：VeryLargeScaleIntegrating),一块芯片上含104~106个门。集成逻辑门是以双极型晶体管(电子和空穴两种载流子均参与导电)为基础的，称为双极型集成逻辑门电路。它主要有下列几种类型：•晶体管—晶体管逻辑(TTL：Transistor-TransistorLogic)；•高阈值逻辑(HTL：HighThresholdLogic)；•射极耦合逻辑(ECL：EmitterCoupledLogic)；•集成注入逻辑(I2L：IntegratedInjectionLogic)。集成逻辑门是以单极型晶体管(只有一种极性的载流子：电子或空穴)为基础的，称为单极型集成逻辑门电路。目前应用得最广泛的是金属—氧化物—半导体场效应管逻辑电路(MOS：MetalOxideSemiconductor)。MOS电路又可分为：•PMOS(P沟道MOS)；•NMOS(N沟道MOS)；•CMOS(PMOS—NMOS互补)。在逻辑门电路中：正逻辑用高电平表示1，低电平表示0状态。负逻辑用高电平表示0，低电平表示1状态。CMOS门用正逻辑，PMOS用负逻辑。单开关电路互补开关电路基本开关电路3.2二极管门电路半导体二极管、三极管和MOS管都用在开关状态。二极管的开关特性：导通=短路，有0.7V压降，截止=断路，电阻=∞1．二极管与门二极管与门由二极管和电阻组成，Vcc=5V，A、B输入高电平为VIH=3V、低电平VIL=0V，二极管导通压降VD=0.7V。A、B中只要有一个是低电平，必有一个二极管导通，使输出钳位为0.7V，逻辑0。A、B同时为1，两个二极管都截止，输出3.7V，逻辑1。Y=A•BA/VB/VY/V003303030.70.70.73.7二极管与门的逻辑电平和真值表ABY00110101000100.7V113.7V2．二极管或门二极管或门由二极管和电阻组成，Vcc=5V，A、B输入高为VIH=3V、低电平VIL=0V。A、B中有一个是高电平，输出端电位为2.3V，逻辑1；A、B同时为低电平时，输出才是0。Y=A+BA/VB/VY/V0033030302.32.32.3二极管或门的逻辑电平ABY00110101011132.3V000V3.3CMOS门电路1．MOS管的开关特性金属-氧化物-半导体场效应晶体管作为开关器件1）MOS管工作原理在漏极和源极之间加电压vDS，令栅、源极间的电压VGS=0，漏极、源极间相当于两个PN结反向串联，D-S间不导通，iD=0。在栅源之间加正电压VGS，VGS大于VGS(th)时，形成一个N型的反型层，D-S间的导电沟道形成。VGS升高，导电沟道的截面积加大，iD增加。VGS控制iD的大小。SiO2绝缘层电阻1012欧姆，没有iG电流2）MOS管的输出特性栅极电流等于0，没有输入特性曲线。漏极输出特性曲线分为三个工作区a)截止状态：当VGSVGS(th)，漏源之间没有导电沟道，iD≈0，D-S间的内阻非常大，109Ω，开关断开。VGSVGS(th)的区域称为截止区。b)导通状态：VGSVGS(th)，出现导电沟道，iD产生，分成两个区。VGS一定时，iD与VDS之比近似为常数，具有线性电阻的性质，称为可变电阻区。在VDS≈0时，导通电阻RON和VGS的关系：表明当VGSVGS(th)，RON近似地与VGS成反比，若要RON小，取VGS大。在恒流区，iD大小由VGS决定，VDS的变化对iD的影响很小。iD与VGS的关系：)(21|)(0thGSGSDSvONVvKR2)()1(thGSGSDSDVvIi其中IDS是VGS=2VGS(TH)时的iD值。在VGSVGS(th)，iD近似与VGS2成正比。iD与VGS关系的曲线称为转移特性曲线，在恒流区VDS对转移特性的影响不大。3）MOS管的开关等效电路•MOS管截止时漏、源之间的内阻ROFF非常大，开关断开；•MOS管导通时内阻RON大约1kΩ，阻值较小，与VGS有关，开关闭合。•CI代表栅极电容，几皮法。P沟道增强型MOS管的结构2．CMOS反相器1）电路结构T1是P沟道增强型MOS管，T2是N沟道增强型MOS管，T1、T2开启电压分别为VGS(th)p、VGS(th)N，电路正常工作必须满足于VDDVGS(th)N+|VGS(th)p|。当vI=VIL=0时，|VGS1|=VDD|VGS(th)p|；VGS2=0VGS(th)N；T1导通，内阻小；T2截止，内阻大。输出高电平VOH≈VDD当vI=VOH=VDD时，VGS1=0|VGS(th)p|；VGS2=VDDVGS(th)N；T1截止，T2导通，输出低电平VOL≈0T1和T2总是工作在一个导通一个截止的状态，互补状态，静态功耗低。CMOS互补对称式金属-氧化物-半导体电路。0VDD2）电压传输特性和电流传输特性设VDDVGS(th)N+|VGS(th)p|，且VGS(th)N=|VGS(th)p|，T1和T2具有同样的导通内阻RON和截止内阻ROFF。AB段：vIVGS(th)NT1导通，低内阻，VGS1|VGS(th)p|T2截止，分压结果输出高电平，vo=VOH≈VDDCD段：vIVDD-|VGS(th)p|使|VGS1||VGS(th)p|，T1截止，VGS2VGS(th)NT2导通vo=VOL≈0。BC段：VGS(th)NvIVDD-|VGS(th)p|区间，VGS2VGS(th)N，|VGS1||VGS(th)p|T1、T2同时导通，参数对称，vI=1/2VDDvo=1/2VDD，将电压传输特性转折区的中点称为阈值电压VTHVTH=1/2VDD电压传输特性转折区曲线陡峭，接近理想开关特性。VGS(th)NVGS(th)p电流传输特性：AB段：T2截止CD段：T1截止，漏极电流几乎为0；BC段T1、T2同时导通，有iD流过T1、T2，在vi=1/2VDD附近iD最大。工作在BC段，动态功耗大。3）输入噪声容限在保证输出高、低电平基本不变的条件下，允许输入信号的高、低电平有一个波动范围。输入高电平的噪声容限VNH=VOH(min)-VIH(min)输入低电平的噪声容限VNL=VIL(max)-VOL(max)规定VOH(min)=VDD-0.1V，VOL(max)=VSS+0.1V。VSS是N沟道MOS管的源极电位，源极接地，VOL(max)=0.1V。测试结果在输出高、低电平的变化不大于限定的10%VDD情况下，输入信号高、低电平允许的变化量大于30%VDD，得到VNH=VNL=30%VDD。VDD越高，噪声容限越大。0VOH(min)VIH(min)01VOL(max)VIL(max)1VNH、VNL随VDD变化曲线不同VDD下的电压传输特性CMOS反相器输入噪声容限与VDD的关系3．传输延迟时间输出电压变化落后于输入电压变化的时间。输出高电平跳变低电平的传输延迟时间tPHL输出低电平跳变高电平的传输延迟时间tPLHCMOS电路的tPHL、tPLH是相等的平均传输延迟时间tpd=1/2(tPHL+tPLH)tpd是几ns量级tPHLtPLH4．CMOS与非门CMOS或非门与非逻辑ABY00011011111001110或非逻辑ABY000110111000100015．漏极开路输出门电路（OD门）OD门输出电路是一个漏极开路的N沟道增强型MOS管TN，OD门工作时输出端必须经上拉电阻接电源，满足ROFFRLRON。TN截止时vO=VOH≈VDD2TN导通时vO=VOL≈0。VDD2选为不同于VDD1的数值，可以将输入高、低电平VDD1/0V变换为输出高、低电平VDD2/0V。1110001线与逻辑：将几个OD门的输出端直接相连，实现线与逻辑。当Y1或Y2任何一个为低电平时，Y都为低电平；只有Y1、Y2同时为高电平，Y才为高电平。Y=Y1·Y2=(AB)’(CD)’=(AB+CD)’=(AB)’(CD)’…(GH)’=(AB+CD+…GH)’YY1Y2当所有OD门截止，漏电流IOH和负载门高电平输入电流IIH流过RL要求保证输出高电平不低于VOHVDD-(nIOH+mIIH)RL≥VOHRL(max)=(VDD-VOH)/(nIOH+mIIH)外接电阻的计算方法：n是并联OD门的数目，m是负载门电路高电平输入电流的数目。当输出为低电平，并联OD门中只有一个门的输出MOS管导通，负载电流全流入导通管，为保证负载电流不超过输出MOS管允许的最大电流，RL不能太小。最大负载电流IOL(max)，低电平输入电流IIL(VDD-VOL)/RL+m’|IIL|≤IOL(max)RL(min)=(VDD-VOL)/(IOL(max)-m’|IIL|)m'是负载门低电平输入电流的数目，负载门为CMOS门电路，m=m’取RL(max)≥RL≥RL(min)10IOL(max)IIL例输出高电平的漏电流IOH(max)=5μA,VOL(max)=0.33V时允许的最大负载电流IOL(max)=5.2mA；负载门的输入电流IIH(max)IIL(max)均为1μA，VDD=5V,VOH≥4.4V,VOL≤0.33V求RL取值范围？解：RL(max)=(VDD-VOH)/(nIOH+mIIH)=(5-4.4)/(3×5×10-6+6×10-6)Ω=28.6kΩRL(min)=(VDD-VOL)/(IOL(max)-m’|IIL(max)|)=(5-0.33)/(5.2×10-3-6×10-6)Ω=0.9kΩ28.6kΩ≥RL≥0.9kΩ6.CMOS传输门T1是N沟道增强型MOS管，T2是P沟道增强型MOS管，T1和T2的源极和漏极结构上完全对称，栅极引出端在中间，T1和T2源极和漏极相连作为传输门的输入和输出端，C和C’是一对互补的控制信号。传输门的一端接输入正电压vI，另一端接负载电阻RL,设控制信号C、C’的高电平VDD、低电平0V；当C=0，C’=1时，输入信号vI的变化范围不超过0--VDD，T1和T2同时截止。输入与输出间高阻态(109Ω)，传输门截止。01当C=1，C’=0时，RLT1、T2的导通电阻，0vIVDD-VGS(TH)N，T1导通；|VGS(TH)p|vIVDD，T2导通。vI在0--VDD之间变化时，T1和T2至少有一个是导通的，vI与vo之间呈低阻态(1kΩ)，传输门导通。由于T1、T2结构是对称的，漏极和源极可以互用，因此CMOS传输门是双向器件，输入端和输出端也可以互易使用。10VDD01用CMOS传输门和CMOS反相器可以构成各种复杂的逻辑电路，构成异或门：当A=1、B=0时，TG1截止、TG2导通，Y=B’=1；当A=0、B=1时，TG1导通、TG2截止，Y=B=1；当A==B=0时，TG1导通、TG2截止，Y=B=0；当A=B=1时，TG1截止、TG2导通，Y=B’=0；异或逻辑Y=A⊕B1001B’ABY0001101101107.三态输出的CMOS门电路三态输出门的输出有高、低电平和高阻态。三态门总是接在集成电路的输出端，称为输出缓冲器，三态控制端EN’。EN’=0，A=1，G4、G5的输出同时为高电平，T1截止、T2导通Y=0；A=0，G4、G5的输出同时为低电平，T1导通