专用集成电路设计-2010(6)

专用集成电路设计授课教师：张立文电子信息工程学院河南科技大学2009-10-232020/2/324.4改进的CMOS逻辑电路ABUDDBAFGND(a)(b)RN1S1RN2S2Uo(t)CLUDDRP1RP2S3在全互补型CMOS电路中，PMOS管和NMOS管数目必须相等，而实际上，电路的运算关系仅决定于NMOS管组成的逻辑块，PMOS管仅起到一个“非”的作用。而且，每个输入都并联一对PMOS管和NMOS管，使输入电容增加，影响工作速度。2020/2/33NMOS逻辑块…AnA2A1偏置PMOS输出UDD(a)PMOSUDDAB(b)BAF4.4.1伪NMOS逻辑(Pseudo-NMOSLogic)电路伪NMOS逻辑电路由一个NMOS逻辑块和一个PMOS管组成。所用管子数为：管子数=输入变量数+1（a）伪NMOS逻辑电路框图管子个数=输入变量数×2(b)全互补CMOS集成门电路2020/2/34NMOS逻辑块…AnA2A1偏置PMOS输出UDD(a)PMOSUDDAB(b)BAF如图(b)所示，伪NMOS或非门只需3个管子，而且PMOS管是固定偏置。不管A、B是“0”或“1”，PMOS管一直导通。因为PMOS管衬底接UDD，所以PMOS管和NMOS管均无衬底调制效应。1.伪NMOS2输入或非门(b)伪NMOS或非门ABUDDBAFGND(a)(b)RN1S1RN2S2Uo(t)CLUDDRP1RP2S3(a)全互补或非门2020/2/35例1、如下图所示，该电路的N逻辑块由5个管子组成，而PMOS管只有一个。DECBAUDDE)C(DABF2.用伪NMOS实现复杂的逻辑关系E)C(DABF该电路为5变量输入，如果用全互补逻辑电路,则需10个管子；而用伪NMOS逻辑电路,只需要6个管子。2020/2/36X2X3X5X7X6X512/2X612/2V5V6X712/2V7X212/2V2X312/2V3X48/2V4FX112/2V1Ubias12/2V88/2(a)(b)X4X1F图4-407变量输入(a)电路图；(b)等效逻辑图例2、如图4-40(a)所示，该电路是一个7变量输入的电路，但只用了8个管子。))XX)(XX(X(XXF76532412020/2/37实现步骤如图(a)、(b)、(c)所示。子网络X8V8子网络FV9UbiasX8V8子网络FV9UbiasX6V6X2V2X1V1(a)(b)X8V8FV9UbiasX6V6X2V2X1V1(c)X7V7X3V3X4V4X5V587543621)XXX(X)XX(XFX例3、用伪NMOS逻辑电路实现2020/2/38当输出为“0”时，PMOS管有电流流过，因而存在直流功耗。其直流功耗为PMOS管的电流与电压的乘积，即DDTHPGSPPoxPdUUULWCP2)(2一个周期之内的平均功耗为DDTHPGSPPoxPdUUULWCP2)(4优点：减少管子数；缺点：伪NMOS电路是一个有比电路因此，功耗大，伪NMOS电路不适合复杂的电路系统2020/2/39ABCCLK预充电管UDD求值管N逻辑块ABCF动态CMOS逻辑3输入与非门CLK预充电管UDD求值管N逻辑块ABCF动态CMOS逻辑3输入与非门(a)(b)CL——提出了一种动态CMOS电路。管子数比全互补型CMOS少，静态功耗也比NMOS电路小。具体是：在NMOS逻辑块下面增加一个NMOS开关管，而且与PMOS一起由时钟控制其导通或截止，形成了所谓的“求值管”和“预充电管”。4.4.2动态CMOS逻辑电路1、电路：CL2020/2/310当CLK为“0”时，P管导通，输出为“1”，电容CL被“预充电”，所以P管称为“预充电管”，此时不管输入变量为何值，输出始终为“1”。而当CLK为“1”时，求值管有条件地导通，而预充电管截止。输出F由输入变量和N逻辑块电路确定。如右图，当A=B=C=“1”时，F=02.工作原理ABCCLK预充电管UDD求值管N逻辑块ABCF动态CMOS逻辑3输入与非门CLK预充电管UDD求值管N逻辑块ABCF动态CMOS逻辑3输入与非门(a)(b)CL此时所有NMOS管导通，求值管也导通。而当A、B、C中有一个为“0”时，则串联的管子都不导通，F为“1”，因此F=ABC。2020/2/311(1)保证了静态功耗为0，因为求值管和预充电管是轮流导通和截止的，因此此电路是一种无比电路。(2)所用管子数为：总的管子数=输入变量数+2比全互补电路少得多，比伪NMOS电路仅多出一个。(3)每个输入只接一个NMOS管，故输入电容比全互补电路少一倍。动态CMOS电路的特点是：2020/2/3123.动态CMOS电路存在的问题主要是：(1)输入变量只能在预充电期间变化，而在求值阶段必须保持稳定。(2)由于存在分布电容，产生了电荷再分配问题，而使输出高电平下降，容易造成逻辑混乱和错误。(3)多级不能直接级联。若将动态CMOS电路多级级联，则容易产生逻辑混乱。2020/2/313电荷再分配问题：使输出高电平下降，容易造成逻辑混乱和错误如下图，该电路的输出为：D)CA(BFDDDDPPPoUUCCCU211当CP-2CP-1时，Uo减小得比较多，有可能使F由正确的“1”变为错误的“0”。“1”ACUoBDCP－1CP－2电荷分配U′F“1”B=C=D=1，A=0，输出为1Cp-1充电，Cp-2放电；B=C=D=0，A=1，输出为1Cp-1向Cp-2放电，Cp-2被充电；导致Uo下降。2020/2/314正确的逻辑为：预充电阶段，F1为“1”，F2也为“1”；求值期间，若A=“1”，则F1=“0”，F2=“1”。波形如图(b)所示。错误的逻辑为：由于延迟，求值阶段的一定时间内，F1不为“0”，而仍维持在“1”，导致第二级中V5导通，F2下降，使本应为1的F2不能维持在UDD，波形如图(c)所示。A＝“1”PRPRV1V2V3PRPRV4V5V6ttF1F2预充电求值PR1F1F21预充电求值PR1F1F21(a)(b)(c)00F2F1(a)电路；(b)正确逻辑波形；(c)错误逻辑波形多级级联，易产生逻辑混乱2020/2/3151.多米诺逻辑电路——加反相器隔离为克服普通动态CMOS电路不能直接级联的问题，可以在第一级的输出和第二级的输入之间插入一级反相器做缓冲级，将两级隔离开，如图所示。4.4.3多米诺逻辑(DominoLogic)逻辑块φ2020/2/316在多米诺逻辑电路中，虽然由延迟引起F1不马上下降，但反相器输出Z1始终维持在“0”，足以关闭下一级的NMOS逻辑块而使F2=“1”。图4-46多米诺逻辑电路：(a)电路；(b)波形GNDCPEDCABUDDF1UDDZ1动态门反相器(a)F1Z10高CP0：所有预充电管导通1：所有级依次求值(b)只有前一级的输出发生变化，后一级的输出才会改变，类似于一组多米诺骨牌的顺序倒塌。只有当第一级NMOS逻辑块完全开通，F1=“0”后，反相器输出Z1为“1”，才去开通第二级的NMOS逻辑块，如图(b)。2020/2/3172.NMOS逻辑块和PMOS逻辑块交替的多米诺逻辑多米诺电路带来的新问题是增加了管子数和输入电容而且逻辑关系多取了一次“反”。新的多米诺电路，将NMOS逻辑块电路与MOS逻辑块电路交替级联，省去了反相器，又保证了逻辑关系不混乱。N逻辑块输入(CLK＝1时稳定)CLK其它P块P逻辑块CLKN逻辑块CLK其它N块UDD到其它P块(a)(1)当CLK=“0”时，奇数级P管预充电，偶数级N管预充电。(2)CLK=“1”时，奇数级进入求值期，偶数级也进入求值期。1110002020/2/318如果还需连接相同的逻辑块电路，则再加反相器，如图所示。N逻辑块CLKCLKP逻辑块CLK到其它P块CLK到其它N块(CLK)到其它P块(CLK)到其它N块(CLK)(b)UDDUDD2020/2/319流水线作业使系统的运行速度有了很大提高。在流水线逻辑中，数据是沿着流水线顺序逐步加工的，在流水线中，各级之间往往用传输门隔离。如图所示是流水线中最基本的一节。4.4.4流水线逻辑和无竞争技术图4-48流水线中的一节逻辑块CLKCLKCLKCLK2020/2/320流水线电路存在一个“时钟竞争”问题。假如时钟CLK与CLK由于某种原因(如布线延迟)产生偏移(Skew),如图4-49所示，则有一段时间CLK与CLK都为“1”或“０”，那么，图4-48中两个传输门将同时导通，形成数据“直通”。这种问题当时钟偏移大于逻辑块内部延迟时更为严重。解决的方法之一：采用无竞争逻辑。图4-49时钟偏移01CLKCLK2020/2/321无竞争逻辑中的一级由三部分组成，见下图：N型动态CMOS电路，P型动态CMOS电路和C2MOS电路。C2MOS电路是钟控反相器，当φ=1时，有信号输出;而φ=0时，信号被锁存在电路中不能输出，输出呈高阻态，是三态门N驱动网络…P驱动网络…N驱动网络…P驱动网络…去N预充电门去N预充电门去求值级去P预充电门去P预充电门求值级求值级1.无竞争逻辑(NORA)2020/2/322(1)当φ=“0”时，φ=“1”，φ求值级N段、P段均处于预充电期，N段输出为高(UDD),P段输出为低(0)，两段电路均被“封住”，此时C2MOS处于高阻态。该级此时处于数据准备阶段。φ求值级N段、P段均处于求值期，此时C2MOS导通，数据送下一φ级。无竞争逻辑(NORA)工作原理：N驱动网络…P驱动网络…N驱动网络…P驱动网络…去N预充电门去N预充电门去求值级去P预充电门去P预充电门求值级求值级2020/2/323图4-51“求值”与“预充电”交替进行的逻辑求值级求值级求值级求值级求值预充电求值预充电预充电求值预充电求值1100（2）、当φ=“1”，φ=“0”时，φ求值级进入求值期，而φ求值级处于预充电期而被“封住”，如图4-51所示。正是这种求值和预充电的交替进行，使得该电路克服了时钟竞争现象。2020/2/324这种流水线结构无竞争现象是有三项措施保证的：(1)在每级内部，采用N-P逻辑块交替级联，或同类逻辑块加反相器级联，克服了每级内部延迟而造成的竞争问题，实现了多米诺逻辑功能。(2)每级的输出都由C2MOS锁存器隔离，防止与后一级产生竞争。(3)φ求值级与φ求值级交替级联，φ级求值结果一直可以保持到后级数据传送阶段的结束，而锁存信息不会受到预充电的干扰，也不会受到输入变化的影响，即使φ与φ是全“1”或全“0”，也不会影响结果。缺点：电路复杂，时钟线较多。采用真单相时钟无竞争逻辑电路，减少时钟线。2020/2/3252.“真单相时钟”无竞争逻辑要做到“真单相时钟”，必须去掉φ。φ主要出现在C2MOS中，如图a。对图(b)电路，输入Ui=“1”，NMOS管导通，Uo=“0”，而不受φ的控制，起不到钟控锁存的作用。对图(c)电路，输入Ui=“0”,使PMOS管导通，输出Uo=UDD,也不受φ的控制。可将两级相同的单相C2MOS电路级联，其功能与有φ的C2MOS电路是一样。(a)标准C2MOS;(b)单相PC2MOS;(c)单相NC2MOSUiUDDUoUiUDDUoUiUDDUo(a)(b)(c)012020/2/326将两级相同的单相C2MOS电路级联，如图(a)、(b)所示，其功能与有φ的C2MOS电路是一样的。以下图(a)为例，当Ui=“0”时，第一级PMOS管导通，U′=UDD，从而使第二级接地的N管导通，但此时若φ=0，则输出为高阻态，只有φ=“1”时才有正确的输出(Uo=“0”)。而当Ui=“1”时，第一级接地的N管导通，也只有φ为“1”时，才有输出，所以该电路是受时钟控制的C2MOS锁存器。图4-53单相C2MOS电路Ui(a)U′UoUi(b)U′Uo01