6.5.1 寄存器和位移寄存器

6.5.1寄存器和位移寄存器定义:在数字电路中，用来存放二进制数据或代码的电路称为寄存器。构成:寄存器是由具有存储功能的触发器组构成的。一个触发器可以存储1位二进制代码，存放n位二进制代码的寄存器，需用n个触发器。分类:按照功能的不同，寄存器分为基本寄存器和移位寄存器两大类。基本寄存器只能并行送入数据，需要时也只能并行输出。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出等，十分灵活，用途广泛。1.基本寄存器（P.279.）寄存器——存储二进制数码的时序电路组件——集成数码寄存器74LSl75、74HC/HCT374内部电路：∧1DRC1FFQ0∧1DRC1QQR1D∧C1QRC11D∧0Q0Q1FFQ11Q2FFQ22Q3FFQ33Q1CPDD3012DD1DR∧1DRC1FFQ0∧1DRC1QQR1D∧C1QRC11D∧0Q0Q1FFQ11Q2FFQ22Q3FFQ33Q1CPDD3012DD1DR原理：因为Qn﹢1＝D，所以无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据D0～D3，就立即被送进寄存器中，取代原有的数据，即有：012310111213DDDDQQQQnnnnQRC11D∧1DC1∧RQ1DC1∧RQ1DQ∧RC1Q0Q1Q2Q3CPCRID串行输入串行输出D0D1D20FF1FF2FF3FF并行输出D32、移位寄存器移位寄存器——不但可以寄存数码，而且每输入1个脉冲，寄存器中的数码可向左或向右移动1位。（1）右移寄存器（D触发器组成的4位右移寄存器）特点：左触发器输出端直接接到右邻触发器的输入端。QRC11D∧1DC1∧RQ1DC1∧RQ1DQ∧RC1Q0Q1Q2Q3CPCRID串行输入串行输出D0D1D20FF1FF2FF3FF并行输出D3设移位寄存器的初始状态为0000，串行输入数码DI=1101，从高位到低位依次输入。其状态表如下：寄存器在4个移位脉冲作用下，输入的4位串行数码1101全部存入了寄存器中。这种输入方式称为串行输入方式。由于右移寄存器移位的方向为DI→Q0→Q1→Q2→Q3，即由低位向高位移动，所以又称为上移寄存器。CPQ0Q1Q21234567893QID1110右移寄存器的时序图：1DC1∧RQ1DQ∧RC1Q1D∧1D∧C1C1RQRCPCRD01DFF0FF1FF23FF20并行输出3QQ1QQID串行输入串行输出2D3D（2）左移寄存器特点：右触发器输出端反馈到左邻触发器的输入端。（3）8位移位寄存器74LS1641234ABCD4321DCBARd9CP8A1B2QA3QB4QC5QD6QE10QF11QG12QH1374LS164逻辑符号A、B——串行输入数据端——异步清零端CP——移位脉冲输入端QH～QA为输出端dR3．双向移位寄存器将右移寄存器和左移寄存器组合起来，并引入一控制端S便构成既可左移又可右移的双向移位寄存器，参见P.285.简化图6.5.7。其中，DSR为右移串行输入端，DSL为左移串行输入端。RFF∧1DC13Q&≥1∧R1DC12FFQ&≥1∧R1DC11FFQ&≥1FF&∧C1R01DQ≥1111QQQQ1302CPCR串行输入SLD（左移）串行输入DSR（右移）串行输出DOR（右移）串行输出DOL（左移）移位控制SS=1：右移S=0：左移并行输出当S=1时，D0=DSR、D1=Q0、D2=Q1、D3=Q2，实现右移操作。当S=0时，D0=Q1、D1=Q2、D2=Q3、D3=DSL，实现左移操作。0Q1QS3D2D1D0D2Q3Q7419441235671516D0D1D2GNDQ3Q2Q1Vcc74194891011121413RD3D0SQ0SRDCP∧SLSR01SRSLS1CPDDDD3、集成双向移位寄存器7419474194为四位双向移位寄存器。DSL和DSR分别是左移和右移串行输入。D0、D1、D2和D3是并行输入端。Q0和Q3分别是左移和右移时的串行输出端，Q0、Q1、Q2和Q3为并行输出端。74194的功能表（5种功能）：表6.5.4用途:数字测量、数字运算、数字控制、分频、产生节拍脉冲和脉冲顺序等。定义:在数字电路中，能够记忆输入脉冲个数的电路称为计数器。组成:因为触发器有两个稳定状态，可用来表示二进制的两个代码，即一个触发器就可构成一个二进制计数单元。所以，计数器就是一组触发器按一定规律组成的数字电路。6.5.2计数器计数器二进制计数器十进制计数器N进制计数器加法计数器同步计数器异步计数器减法计数器可逆计数器加法计数器减法计数器可逆计数器二进制计数器十进制计数器N进制计数器······种类:1J1KC12Q1QCPFF3R∧1KFF21JC1R∧1KFF1Q1J0C1R∧R0FF∧1JC11KQ31CR计数脉冲清零脉冲QQQQ（观察4位二进制自然进位码，悟——各位数的进位规律?）Q3Q2Q1Q000000001001000110100010101100111100010011010101111001101111011111.二进制计数器▲（1）异步4位二进制加法计数器图6.5.81J1KC12Q1QCPFF3R∧1KFF21JC1R∧1KFF1Q1J0C1R∧R0FF∧1JC11KQ31CR计数脉冲清零脉冲QQQQnnQQ14个JK触发器都接成T′触发器（）。每当CP下降沿到来时，FF0的状态翻转1次；每当Q0由1变0，FF1的状态翻转1次；每当Q1由1变0，FF2的状态翻转1次；每当Q2由1变0，FF3的状态翻转1次。①工作原理：c.由时序图可以看出，Q0、Ql、Q2、Q3的周期分别是计数脉冲(CP)周期的2倍、4倍、8倍、16倍，因而计数器也可作为分频器。CPQ0Q1Q2Q3②用“观察法”画出该电路的时序图和状态图。③分析并确认逻辑功能:a.由Q3输出则为16进制计数器；b.并行输出则为4位二进制加法计数器;②典型异步4位集成二进制加法计数器74LS197CP1CP074LS197Q0Q1Q2Q3(b)逻辑功能示意图(a)引脚排列图14131211109874LS1971234567VCCCRQ3D3D1Q1CP0CT/LDQ2D2D0Q0CP1GNDD0D1D2D3CT/LDCR▲（2）同步（3位二进制加法/减法）计数器（设计步骤）000→001→010→011/1↑↓/0111←110←101←100/0/0/0/0/0/0排列顺序：/CnnnQQQ012选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。①状态图或状态表nnnQQQC012输出方程：CPCPCPCP210时钟方程：②选器件③写方程CPQ0Q1Q2C④时序图由时序图可见:因JK触发器是下降沿翻转，故FF0每输入一个脉冲翻转一次,故应有100KJnQKJ011nnQQKJ0122⑤确定电路结构FF1在Q0=1时，在下一个CP下降沿到来时翻转，故应有FF2在Q0=Q1=1时，在下一个CP下降沿到来时翻转，故应有⑥画电路图Q0Q0CFF0FF1FF2CPQ1Q1Q2Q21JC11K1JC11K1JC11K&&1&同步3位二进制加法计数器Q0Q0B1FF0FF1FF2CPQ1Q1Q2Q21JC11K1JC11K1JC11K&&&同步3位二进制减法计数器总之，设计思路如下:①由于同步计数器中有同一时钟脉冲输入，因此，它们的翻转就由其输入脉冲的状态决定，即触发器应该翻转时，要满足计数状态的条件，不应翻转时，要满足状态不变的条件，由此可见，利用T′触发器构成同步二进制计数器很方便。注意：若为同步二进制减法计数器，则将加法电路图中各Q端改接到Q非端，其余不变。②FF0每输入一个脉冲翻转一次,其余各位是其前面所有低位均为1时，再来脉冲才翻转。故FF0接成T′触发器、FF1、FF2…FFn。都接成T触发器。如前图所示。Q3Q2Q1Q0000000010010001101000101011001111000100110101011110011011110111174LS161Q0Q1Q2Q3(b)逻辑功能示意图(a)引脚排列图16151413121110974LS16112345678VCCCOQ0Q1Q2Q3CTTLDCRCPD0D1D2D3CTPGNDCRD0D1D2D3CTTCTPCPCOLD▲（3）同步4位集成二进制加法计数器74LS161/163CO进位、CTT和CTP为使能、LD非为清零。注意:理解表6.5.674161功能表（P.292.）CC4520Q0Q1Q2Q3(b)逻辑功能示意图(a)引脚排列图161514131211109CC452012345678VDD2CR2Q32Q22Q12Q02EN2CP1CP1EN1Q01Q11Q21Q31CRVSSENCPCR（4）同步双4位集成二进制加法计数器CC4520D1Q1Q0CTU/DQ2Q3GNDRCCO/BOLD74LS191Q0Q1Q2Q3(b)逻辑功能示意图(a)引脚排列图16151413121110974LS19112345678VCCD0CPRCCO/BOLDD2D3D0D1D2D3CTU/DCP（5）同步4位集成二进制可逆计数器74LS191（6）同步4位集成二进制可逆计数器74LS193BOCOLD74LS193Q0Q1Q2Q3(b)逻辑功能示意图(a)引脚排列图16151413121110974LS19312345678VCCD0CRCOBOLDD2D3D1Q1Q0CPDCPUQ2Q3GNDD0D1D2D3CRCPUCPD当N=2n时，就是前面讨论的n位二进制计数器；当N≠2n时，为非二进制计数器，如十进制、七进制、十二进制计数器等。非二进制计数器通常用集成计数器芯片构成，构成方法通常为反馈清零法和反馈置数法；也有采用分立元件———用单个触发器构成的，其构成方法多为反馈阻塞法。2.非二进制计数器（P.295.）N进制计数器又称模N计数器。A．8421BCD码同步十进制加法计数器QQ1KR1J2QC10∧C111JFFRQ计数脉冲清零脉冲CR∧0∧Q1JRFFQ11KC1∧3FF1KRFFC1CP2Q1Q1K1J3&&&&用前面介绍的同步时序逻辑电路分析方法对该电路进行分析。分析步骤如下:（1）写出驱动方程10J10KnnQQJ031nQK01nnQQJ012nnQQK012nnnQQQJ0123n03QK（2）将各驱动方程代入JK触发器的特性方程，得各触发器的状态方程：nnnQKQJQ1nnnnQQKQJQ0000010nnnnnnnnQQQQQQKQJQ10103111111nnnnnnnnnQQQQQQQKQJQ201201222212nnnnnnnnnQQQQQQQKQJQ303012333313求出各JK触发器的状态方程设初态为Q3Q2Q1Q0=0000，代入状态方程进行计算，得状态转换表如表6.5.8所示。（3）作状态转换表（也叫做状态表）表6.5.82310QQQQ0000100001000011000100101001010101100111CPQ0Q1Q2Q312345678910（4）作状态或时序图（5）检查电路能否自启动由于电路中有4个触发器，它们的状态共有16组。而在8421BCD码计数器中只用了10组（有效状态）。其余6种状态称为无效状态。当由于某种原因，使计数器进入无效状态时，如果能在时钟信号作用下，最终进入有效状态，就称该电路具有自启动能力。用同样的分析方法分别求出6组无效状态下的次态，得到完整的状态转换图，如下页所示。2310QQQQ0000100001000011000100101001010101100111101010111101110011111110有效循环可见，该计数器能够自启动。