1609108004王中祥―数字钟

EDA试验报告姓名：王中祥学号：1609108004班级：16电信本一学院：电子信息工程学院第一页共二十五页试验一：数字钟设计第二页共二十五页目录一，预习内容............................................3二，实验目的............................................3三，实验器材............................................3四，试验要求............................................3五，实验原理............................................3六，实验步骤及结果.....................................16七，心得体会...........................................23第三页共二十五页一，预习内容1，结合教材中的介绍熟悉QuartusII软件的使用及设计级流程；2，十位全加器设计原理。二，实验目的1，掌握图形设计方法；2，熟悉QuartusII软件的使用及流程；3，掌握数字钟原理，能进行多位数字钟的设计。三，实验器材PC机一台，EDA教学实验系统一台，下载电缆一根（已接好），导线若干四，试验要求1，用VHDL设计一个数字钟；2，用图形方式构成一个数字钟顶层文件；3，完成数字钟的时序仿真。五，实验原理原理：第四页共二十五页1．时钟计数：秒——60进制计数；分——60进制计数；时——24进制计数；整个计数器有清零，调分，调时功能，在接近整数时间能提供报时信号。2．具有驱动7位七段共阳扫描数码管的片选驱动信号输出和七段字形译码输出，编码和扫描部分可参照前面实验。3．扬声器在整点时有报时驱动信号产生。4．LED灯在整点时有花样显示信号产生。按规定编写程序如下：modulecount_ctrl(inputclk_1hz,inputclk_50hz,inputclk_2p5k,inputrst_n,inputset,input[1:0]key,outputregbeep,outputreg[3:0]o_led,outputreg[6:0]HEX0,outputreg[6:0]HEX1,outputreg[6:0]HEX2,outputreg[6:0]HEX3,outputreg[6:0]HEX4,第五页共二十五页outputreg[6:0]HEX5);reg[7:0]miao_l;reg[7:0]miao_h;reg[7:0]fen_l;reg[7:0]fen_h;reg[7:0]shi_l;reg[7:0]shi_h;//reg[15:0]count;reg[1:0]key_an;always@(posedgeclk_1hzornegedgerst_n)beginif(!rst_n)beginmiao_l=0;miao_h=0;fen_h=0;fen_l=0;shi_h=0;shi_l=0;第六页共二十五页key_an=0;endelseif(!set)beginif(miao_l==9)beginmiao_l=0;if(miao_h==5)beginmiao_h=0;if(fen_l==9)beginfen_l=0;if(fen_h==5)beginfen_h=0;if((shi_h==2)&&(shi_l==3))beginshi_h=0;shi_l=0;endelsebeginif(shi_l==9)beginshi_l=0;shi_h=shi_h+1;endelsebeginshi_l=shi_l+1;第七页共二十五页endendendelsebeginfen_h=fen_h+1;endendelsebeginfen_l=fen_l+1;endendelsebeginmiao_h=miao_h+1;endendelsebeginmiao_l=miao_l+1;endendelsebegincase(key)2'b10:begin第八页共二十五页//count=count+1;key_an=2'b01;end2'b01:begin//count=count+1;key_an=2'b10;enddefault:begin//if(count=20)begincase(key_an)2'b01:beginif(fen_l==9)beginfen_l=0;if(fen_h==5)beginfen_h=0;endelsebeginfen_h=fen_h+1;endendelsebeginfen_l=fen_l+1;第九页共二十五页endend2'b10:beginif((shi_h==2)&&(shi_l==3))beginshi_h=0;shi_l=0;endelsebeginif(shi_l==9)beginshi_l=0;shi_h=shi_h+1;endelsebeginshi_l=shi_l+1;endendendendcasekey_an=2'b00;endendcaseend第十页共二十五页endalways@(posedgeclk_50hz)beginif(set==0)beginif((fen_l==9)&&(fen_h==5)&&(miao_l==5)&&(miao_h==5))beginled_start=1;o_led=4'b1000;endelseif((fen_l==0)&&(fen_h==0)&&(miao_l==0)&&(miao_h==0))beginled_start=0;endif(led_start)o_led={o_led[0],o_led[3:1]};elseo_led=4'b0000;endend////////////////////////////////////////////regbeep_start;regled_start;第十一页共二十五页always@(posedgeclk_2p5k)beginif(set==0)beginif((fen_l==9)&&(fen_h==5)&&(miao_l==0)&&(miao_h==5))beep_start=1;elseif((fen_l==0)&&(fen_h==0)&&(miao_l==0)&&(miao_h==0))beginbeep_start=0;endif(beep_start)beep=~beep;elsebeep=0;endend//////////////////////////////////always@*begincase(miao_l)0:HEX0[6:0]=7'b011_1111;1:HEX0[6:0]=7'b000_0110;2:HEX0[6:0]=7'b101_1011;3:HEX0[6:0]=7'b100_1111;第十二页共二十五页4:HEX0[6:0]=7'b110_0110;5:HEX0[6:0]=7'b110_1101;6:HEX0[6:0]=7'b111_1101;7:HEX0[6:0]=7'b000_0111;8:HEX0[6:0]=7'b111_1111;default:HEX0[6:0]=7'b110_0111;endcaseendalways@*begincase(miao_h)0:HEX1[6:0]=7'b011_1111;1:HEX1[6:0]=7'b000_0110;2:HEX1[6:0]=7'b101_1011;3:HEX1[6:0]=7'b100_1111;4:HEX1[6:0]=7'b110_0110;5:HEX1[6:0]=7'b110_1101;6:HEX1[6:0]=7'b111_1101;7:HEX1[6:0]=7'b000_0111;8:HEX1[6:0]=7'b111_1111;default:HEX1[6:0]=7'b110_0111;第十三页共二十五页endcaseendalways@*begincase(fen_l)0:HEX2[6:0]=7'b011_1111;1:HEX2[6:0]=7'b000_0110;2:HEX2[6:0]=7'b101_1011;3:HEX2[6:0]=7'b100_1111;4:HEX2[6:0]=7'b110_0110;5:HEX2[6:0]=7'b110_1101;6:HEX2[6:0]=7'b111_1101;7:HEX2[6:0]=7'b000_0111;8:HEX2[6:0]=7'b111_1111;default:HEX2[6:0]=7'b110_0111;endcaseendalways@*begincase(fen_h)第十四页共二十五页0:HEX3[6:0]=7'b011_1111;1:HEX3[6:0]=7'b000_0110;2:HEX3[6:0]=7'b101_1011;3:HEX3[6:0]=7'b100_1111;4:HEX3[6:0]=7'b110_0110;5:HEX3[6:0]=7'b110_1101;6:HEX3[6:0]=7'b111_1101;7:HEX3[6:0]=7'b000_0111;8:HEX3[6:0]=7'b111_1111;default:HEX3[6:0]=7'b110_0111;endcaseendalways@*begincase(shi_l)0:HEX4[6:0]=7'b011_1111;1:HEX4[6:0]=7'b000_0110;2:HEX4[6:0]=7'b101_1011;3:HEX4[6:0]=7'b100_1111;4:HEX4[6:0]=7'b110_0110;5:HEX4[6:0]=7'b110_1101;第十五页共二十五页6:HEX4[6:0]=7'b111_1101;7:HEX4[6:0]=7'b000_0111;8:HEX4[6:0]=7'b111_1111;default:HEX4[6:0]=7'b110_0111;endcaseendalways@*begincase(shi_h)0:HEX5[6:0]=7'b011_1111;1:HEX5[6:0]=7'b000_0110;2:HEX5[6:0]=7'b101_1011;3:HEX5[6:0]=7'b100_1111;4:HEX5[6:0]=7'b110_0110;5:HEX5[6:0]=7'b110_1101;6:HEX5[6:0]=7'b111_1101;7:HEX5[6:0]=7'b000_0111;8:HEX5[6:0]=7'b111_1111;default:HEX5[6:0]=7'b110_0111;endcaseend第十六页共二十五页endmodule六，实验步骤及结果1，在非C盘中建立一个CNT10的文件夹，启动QuartusII软件，新建一个工程，并新建一个VerilogHDLFile。如图所示：图6-12，编写如图Verilog程序，保存，文件名为shuzhizhong.v。3分别对以上部分进行设置顶层后进行综合检测，如图所示第十七页共二十五页图6-2第十八页共二十五页图6-3图6-4综合结果4后对以上部分创建Symbol,如图所示第十九页共二十五页图6-55对该工程进行RTLViewer,如图所示：第二十页共二十五页图6-6第二十一页共二十五页6对该程序进行加在Symbol，如图所示：图6-7图6-8第二十二页共二十五页7波形（1）进行File-New-UniversityProgramVWF操作，如图所示：图6-9（2）波形图，如图所示：第二十三页共二十五页图6-10七，心得体会通过这次设计，进一步加深了对EDA的了解，让我对它有了更加浓厚的兴趣。特别是当每一个子模块编写调试成功时，心里特别的开心。但是在