数字电路时序电路设计

主编李中发制作李中发2003年7月电工电子技术基础第11章时序逻辑电路学习要点•触发器的工作原理及逻辑功能•寄存器、计数器的工作原理及构成•555定时器的工作原理及其应用•数模/模数转换器的组成和工作原理第11章时序逻辑电路11.1双稳态触发器11.2寄存器11.3计数器11.4555定时器11.6数模和模数转换触发器是构成时序逻辑电路的基本逻辑部件。它有两个稳定的状态：0状态和1状态；在不同的输入情况下，它可以被置成0状态或1状态；当输入信号消失后，所置成的状态能够保持不变。所以，触发器可以记忆1位二值信号。根据逻辑功能的不同，触发器可以分为RS触发器、D触发器、JK触发器、T和T´触发器；按照结构形式的不同，又可分为基本RS触发器、同步触发器、主从触发器和边沿触发器。11.1双稳态触发器11.1.1基本RS触发器电路组成和逻辑符号SRQQSRQQ(a)逻辑图(b)逻辑符号&&SR信号输入端，低电平有效。信号输出端，Q=0、Q=1的状态称0状态，Q=1、Q=0的状态称1状态，SRQQ&&工作原理RSQ1001010①R=0、S=1时：由于R=0，不论原来Q为0还是1，都有Q=1；再由S=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都将变成0状态，这种情况称将触发器置0或复位。R端称为触发器的置0端或复位端。SRQQ&&0110RSQ010②R=1、S=0时：由于S=0，不论原来Q为0还是1，都有Q=1；再由R=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都将变成1状态，这种情况称将触发器置1或置位。S端称为触发器的置1端或置位端。101SRQQ&&1110③R=1、S=1时：根据与非门的逻辑功能不难推知，触发器保持原有状态不变，即原来的状态被触发器存储起来，这体现了触发器具有记忆能力。RSQ01010111不变10SRQQ&&0011RSQ01010111不变00不定？④R=0、S=0时：Q=Q=1，不符合触发器的逻辑关系。并且由于与非门延迟时间不可能完全相等，在两输入端的0同时撤除后，将不能确定触发器是处于1状态还是0状态。所以触发器不允许出现这种情况，这就是基本RS触发器的约束条件。功能表RSQ功能00011011不定01不变不允许置0置1保持波形图反映触发器输入信号取值和状态之间对应关系的图形称为波形图RSQQ置1置0置1置1置1保持不允许基本RS触发器的特点（1）触发器的次态不仅与输入信号状态有关，而且与触发器的现态有关。（2）电路具有两个稳定状态，在无外来触发信号作用时，电路将保持原状态不变。（3）在外加触发信号有效时，电路可以触发翻转，实现置0或置1。（4）在稳定状态下两个输出端的状态和必须是互补关系，即有约束条件。在数字电路中，凡根据输入信号R、S情况的不同，具有置0、置1和保持功能的电路，都称为RS触发器。11.1.2同步RS触发器G1G2G3G4SCPR&QQSCPRSCPRQQQQ(a)逻辑电路(b)逻辑符号&&&R'S'CP＝0时，R'=S'=1，触发器保持原来状态不变。CP＝1时，工作情况与基本RS触发器相同。功能表CPRSQn+1功能0××Qn保持111100011011Qn10不定保持置1置0不允许主要特点波形图（1）时钟电平控制。在CP＝1期间接收输入信号，CP＝0时状态保持不变，与基本RS触发器相比，对触发器状态的转变增加了时间控制。（2）R、S之间有约束。不能允许出现R和S同时为1的情况，否则会使触发器处于不确定的状态。CPRSQQ不变不变不变不变不变不变置1置0置1置0不变&&(a)电路QQ(b)逻辑符号SDJCKRDS2Q2C2R2Q2从触发器S1Q1C1R1Q1主触发器1JCPKSDRDQQ11.1.3主从JK触发器工作原理（1）接收输入信号的过程。CP=1时，主触发器被打开，可以接收输入信号J、K，其输出状态由输入信号的状态决定。但由于CP=0，从触发器被封锁，无论主触发器的输出状态如何变化，对从触发器均无影响，即触发器的输出状态保持不变。01&&S2Q2C2R2Q2从触发器S1Q1C1R1Q1主触发器1JCPKSDRDQQ01（2）输出信号过程当CP下降沿到来时，即CP由1变为0时，主触发器被封锁，无论输入信号如何变化，对主触发器均无影响，即在CP=1期间接收的内容被存储起来。同时，由于CP由0变为1，从触发器被打开，可以接收由主触发器送来的信号，其输出状态由主触发器的输出状态决定。在CP=0期间，由于主触发器保持状态不变，因此受其控制的从触发器的状态也即Q、Q的值当然不可能改变。&&S2Q2C2R2Q2从触发器S1Q1C1R1Q1主触发器1JCPKSDRDQQ（1）0J、0K。设触发器的初始状态为0，此时主触发器的01KQR、01QJS，在1CP时主触发器状态保持0状态不变；当CP从1变0时，由于从触发器的12R、02S，也保持为0状态不变。如果触发器的初始状态为1，当CP从1变0时，触发器则保持1状态不变。可见不论触发器原来的状态如何，当0KJ时，触发器的状态均保持不变，即nnQQ1。逻辑功能分析&&S2Q2C2R2Q2从触发器S1Q1C1R1Q1主触发器1JCPKSDRDQQ（2）0J、1K。设触发器的初始状态为0，此时主触发器的01R、01S，在1CP时主触发器保持为0状态不变；当CP从1变0时，由于从触发器的12R、02S，从触发器也保持为0状态不变。如果触发器的初始状态为1，则由于11R、01S，在1CP时将主触发器翻转为0状态；当CP从1变0时，由于从触发器的12R、02S，从触发器状态也翻转为0状态。可见不论触发器原来的状态如何，当0J、1K时，输入CP脉冲后，触发器的状态均为0状态，即01nQ。&&S2Q2C2R2Q2从触发器S1Q1C1R1Q1主触发器1JCPKSDRDQQ（3）1J、0K。设触发器的初始状态为0，此时主触发器的01R、11S，在1CP时主触发器翻转为1状态；当CP从1变0时，由于从触发器的02R、12S，故从触发器也翻转为1状态。如果触发器的初始状态为1，则由于01R、01S，在1CP时主触发器状态保持1状态不变；当CP从1变0时，由于从触发器的02R、12S，从触发器状态也保持0状态不变。可见不论触发器原来的状态如何，当1J、0K时，输入CP脉冲后，触发器的状态均为1状态，即11nQ。&&S2Q2C2R2Q2从触发器S1Q1C1R1Q1主触发器1JCPKSDRDQQ（4）1J、1K。设触发器的初始状态为0，此时主触发器的01R、11S，在1CP时主触发器翻转为1状态；当CP从1变0时，由于从触发器的02R、12S，故从触发器也翻转为1状态。如果触发器的初始状态为1，则由于11R、01S，在1CP时将主触发器翻转为0状态；当CP从1变0时，由于从触发器的12R、02S，故从触发器也翻转为0状态。可见当1KJ时，输入CP脉冲后，触发器状态必定与原来的状态相反，即nnQQ1。由于每来一个CP脉冲触发器状态翻转一次，故这种情况下触发器具有计数功能。功能表CPJKQ波形图JK1nQ功能00nQ保持010置0101置111nQ翻转11.1.4触发器逻辑功能的转换在双稳态触发器中，除了RS触发器和JK触发器外，根据电路结构和工作原理的不同，还有众多具有不同逻辑功能的触发器。根据实际需要，可将某种逻辑功能的触发器经过改接或附加一些门电路后，转换为另一种逻辑功能的触发器。JK触发器→D触发器DSDDCRDQQJCKQQ1CPD触发器的构成及其逻辑符号(a)电路(b)逻辑符号D触发器的功能表D1nQ功能00置011置1JK触发器→T触发器T触发器的功能表T1nQ功能0nQ保持1nQ翻转TSDTCRDQQJCKQQ1CPT触发器的构成及其逻辑符号(a)电路(b)逻辑符号JK触发器→T＇触发器T＇触发器的逻辑功能：每来一个时钟脉冲翻转一次。D触发器→T＇触发器CPDCQQJCK1QQCP在数字电路中，用来存放二进制数据或代码的电路称为寄存器。寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，存放n位二进制代码的寄存器，需用n个触发器来构成。按照功能的不同，可将寄存器分为数码寄存器和移位寄存器两大类。数码寄存器只能并行送入数据，需要时也只能并行输出。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。11.2寄存器11.2.１数码寄存器D1DCQ0Q0D0F0DCQ1Q1F1DCQ2Q2D2F2DCQ3Q3D3F3CP无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据D0～D3，就立即被送入进寄存器中，即有：012310111213DDDDQQQQnnnnQ0Q1Q2Q3DiD0D1D2DCDCDCDCF0F1F2F3CP移位脉冲右移输出右移输入QQQQRD清零脉冲QQQQ11.2.2移位寄存器1、4位右移移位寄存器并行输出在存数操作之前，先用RD（负脉冲）将各个触发器清零。当出现第1个移位脉冲时，待存数码的最高位和4个触发器的数码同时右移1位，即待存数码的最高位存入Q0，而寄存器原来所存数码的最高位从Q3输出；出现第2个移位脉冲时，待存数码的次高位和寄存器中的4位数码又同时右移1位。依此类推，在4个移位脉冲作用下，寄存器中的4位数码同时右移4次，待存的4位数码便可存入寄存器。Q0Q1Q2Q3DiD0D1D2D3DCDCDCDCQ0Q1Q2Q3F0F1F2F3CP移位时钟脉冲右移输出右移输入Q0Q1Q2Q3输入现态次态DiCPnnnnQQQQ321013121110nnnnQQQQ说明1↑1　　↑1　　↑1　　↑00001000110011101000110011101111连续输入4个12、4位左移移位寄存器Q0Q1Q2Q3F0F1F2F3D0D1D2D3DCDCDCDCQ0Q1Q2Q3CP移位时钟脉冲左移输出左移输入DiQ0Q1Q2Q3并行输出输入现态次态DiCPnnnnQQQQ321013121110nnnnQQQQ说明1↑1　　↑1　　↑1　　↑00001000110011100001001101111111连续输入4个1(a)引脚排列图16151413121110974LS19412345678VCCQ0Q1Q2Q3CPM1M0CRDSRD0D1D2D3DSLGNDM1M0DSL74LS194Q0Q1Q2Q3(b)逻辑功能示意图D0D1D2D3CRCPDSR3、集成双向移位寄存器74LS194CPMMCR01工作状态0×××100×101↑110↑111×异步清零保持右移左移并行输入由74LS194构成的能自启动的4位环形计数器波形图启动信号CRDSRM1M0DSL74LS194Q0Q1Q2Q3D0D1D2D30111&&11CPG2G1CPQ0Q1Q2Q311.3计数器能够记忆输入脉冲个数的电路称为计数器。计数器二进制计数器十进制计数器N进制计数器加法计数器同步计数器异步计数器减法计数器可逆计数器加法计数器减法计数器可逆计数器二进制计数器十进制计数器N进制计数器······11.3.1二进制计数器1、异步二进制计数器3位异步二进制加法计数器Q0Q1Q21CPJCKJCKJCKQQQQQQF0F1F2RD由于3个触发器都接成了T＇触发器，所以最低位触发器F0每来一个时钟脉冲的下降沿（即CP由1变0）时翻转一次，而其他两个触发器都是在其相邻低位触发器的输出端Q由1变0时翻转，即F1在Q0由1变0时翻转，F2在Q1由1变0时翻转。CPQ0Q1Q2波形图F0每输入一个时钟脉冲翻转一次。F1在Q0由1变0时翻转。F2在Q1由1变0时翻转。二分频四分频八分频从状态表或波形图可以看出，从