1数字钟设计QII_qin

7.2多功能数字钟设计一、设计任务(p198/246/286)五、多功能数字钟的设计思路六、EDA软件的使用(现场演示)二、实验的步骤与要求四、自学内容与学习要求三、实验进度安排一、实验任务：用FPGA器件和EDA技术•已知条件ISE13.4软件FPGA实验开发装置•FPGA和EDA(必做)4-2线优先编码器设计P238多功能数字钟。•FPGA和EDA(选做)（选做）十进制加/减可逆计数器设计（P285/286）数字钟的扩展功能用FPGA器件和EDA技术实现多功能数字钟的设计•已知条件ISE13.4软件FPGA实验开发装置•基本功能（必做）显示时、分、秒；小时为24进制，分秒为同步60进制。能调整小时、分钟时间；•扩展功能（选做,3分）小时为12/24进制可切换；任意时刻闹钟。报整点数(几点钟LED闪烁几下）。•熟悉EDA软件的使用；•拟定数字钟的组成框图，划分模块；•采用分模块、分层次的方法设计电路；•各单元模块电路的设计与仿真；•总体电路的设计与仿真；•总体电路的下载与调试。•设计可以采用原理图或HDL语言。二、实验的步骤与要求三、实验进度安排•10周：模块1、2－60进制、24进制同步计数器设计与仿真；•10周：顶层模块－调用模块1、2组成数字钟主体电路，并完成引脚分配、编译、仿真、下载与调试等。•11周：扩展电路（校时、仿广播电台正点报时）实验。•11周：验收。四、自学的内容与学习要求第7章（p235）7.2多功能数字钟电路设计第9章（P310）9.4可编程逻辑器件CPLD/FPGAISE13.4开发软件（见文档）•了解数字钟的功能要求及设计方法；•了解CPLD/FPGA的一般结构及开发步骤；•掌握ISE13.4软件的使用；•熟悉用FPGA器件取代传统的中规模集成器件实现数字电路与系统的方法。四、自学的内容与学习要求五、数字钟电路的组成框图数字钟电路系统由主体电路和扩展电路两大部分所组成秒计数器计满60后向分计数器进位分计数器计满60后向小时计数器进位小时计数器按照“24进制”规律计数计数器的输出经译码器送显示器计时出现误差时可以用校时电路进行校时、校分、校秒扩展电路必须在主体电路正常运行的情况下才能实现功能扩展时、分、秒计数器的设计•分和秒计数器都是模M=60的计数器–其计数规律为00—01—…—58—59—00…•时计数器是一个24进制计数器–其计数规律为00—01—…—22—23—00…–即当数字钟运行到23时59分59秒时，秒的个位计数器再输入一个秒脉冲时，数字钟应自动显示为00时00分00秒。六、FPGA开发软件使用•开发流程：设计输入项目编译仿真与定时分析编程下载系统测试修改设计1.框图2.主体电路Verilog实现的层次图3.六十进制计数器的设计//****************counter10.v(BCD:0~9)**************modulecounter10(Q,nCR,EN,CP);inputCP,nCR,EN;output[3:0]Q;reg[3:0]Q;always@(posedgeCPornegedgenCR)beginif(~nCR)Q=4'b0000;//nCR＝0，计数器被异步清零elseif(~EN)Q=Q;//EN=0,暂停计数elseif(Q==4'b1001)Q=4'b0000;elseQ=Q+1'b1;//计数器增1计数endendmodule3.六十进制计数器的设计//*****************counter6.v(BCD:0~5)******************modulecounter6(Q,nCR,EN,CP);inputCP,nCR,EN;output[3:0]Q;reg[3:0]Q;always@(posedgeCPornegedgenCR)beginif(~nCR)Q=4'b0000;//nCR＝0，计数器被异步清零elseif(~EN)Q=Q;//EN=0,暂停计数elseif(Q==4'b0101)Q=4'b0000;elseQ=Q+1'b1;//计数器增1计数endendmodule3.六十进制计数器的设计//*****************counter60.v(BCD:00~59)*************//60进制计数器：调用10进制和6进制底层模块构成modulecounter60(Cnt,nCR,EN,CP);inputCP,nCR,EN;output[7:0]Cnt;//模60计数器的输出信号wire[7:0]Cnt;//输出为8421BCD码wireENP;//计数器十位的使能信号（中间变量）counter10UC0(Cnt[3:0],nCR,EN,CP);//计数器的个位counter6UC1(Cnt[7:4],nCR,ENP,CP);//计数器的十位assignENP=(Cnt[3:0]==4'h9);//产生计数器十位的使能信号endmodule4.任意闹钟设定模块5.数字钟总体组成的层次结构图参考资料•罗杰主编.《VerilogHDL与数字ASIC设计基础》.华中科技大学出版社，2008•王金明，杨吉斌.《数字系统设计与VerilogHDL》.电子工业出版社•夏宇闻.Verilog数字系统设计教程.北航出版社，2004•杨春玲，朱敏.EDA技术与实验.哈尔滨工业大学出版社，2009实验报告要求•实验名称•实验任务及要求•实验条件（实验仪器、软件、实验板等）•电路的设计过程：–组成框图、工作原理–单元电路设计（或源代码及注释）及仿真波形–总体仿真波形（对波形含义的说明）•调试过程：–调试步骤–调试中碰到的问题及解决方法–最后观察到的实验结果•实验的收获、体会与改进建议（含对实验课程看法）