常用的时序逻辑电路

5.3.1寄存器移位寄存器寄存器单向移位寄存器双向移位寄存器寄存器的分类：一、寄存器四个同步RS触发器构成2.功能:74LS75真值表输入输出CPDQφφ保持１1101０01Q1.逻辑图1、中规模寄存器74LS752、中规模寄存器74LS175四个维持阻塞D触发器构成2.功能:74LS175真值表输入输出RCPDQ０φφ01１↑１10１↑０01１０φQ0Q0Q1.逻辑图3、中规模寄存器CC4076异步置0、输出三态控制、保持2.CC4076功能:LDA+LDB=1装入数据LDA+LDB=0保持ENA=ENB=0输出允许ENA+ENB=1高阻RD=0清01.逻辑图74LS75、74LS175、CC4076均为并行输入—并行输出二、移位寄存器假设4是低位寄存器，1是高位寄存器由D触发器的特性方程可知：DQ14n4n13nQQ3n12nQQ2n11nQQ在CP脉冲的作用下，低位触发器的状态送给高位，做高位的次态输出左移寄存器欲存入数码1011，1011采用串行输入，只有一个数据输入端？解决的办法：在CP脉冲的作用下，依次送入数码左移寄存器：先送高位，后送低位右移寄存器：先送低位，后送高位由于该电路为一左移寄存器，数码输入顺序为：1011CPQ4Q3Q2Q1欲存入数码1011即D1D2D3D4=101111(D1)×××20(D2)1(D1)××31(D3)0(D2)1(D1)×41(D4)1(D3)0(D2)1(D1)1011CT74195功能表输入输出Q0Q1Q2Q33Q1↑0d0……d3φφ00001d0d1d2d33d101φφφφQ00Q10Q20Q3030Q1↑1φφ01Q0nQ0nQ1nQ2nn2Q1↑1φφ000Q0nQ1nQ2nn2Q1↑1φφ111Q0nQ1nQ2nn2Q0φφφφφφ……3RCPLDSHD0DJK1↑1φφ10n0QQ0nQ1nQ2nn2Q四位单向移位寄存器CT74195四位单向移位寄存器CT741951.清零：R=0时，输出为“0000”2送数：R=1，SH/LD=0时，当CP时，执行并行送数3右移：R=1，SH/LD=1时，CP时，执行右移：Q0由JK决定,Q0Q1，Q1Q2，Q2Q3（二）功能（一）逻辑符号输入输出Ｑ０Ｑ1Ｑ2Ｑ3０φφφφφφφ１０φφφφφφ１↑φd0……d3１１φ００００保持d0d1d2d3１QQQ１↑１φφ０１φ0n1n2n１↑０φφ０１φ0Q0nQ1nQ2nQQQ１↑φφφ１０１1n2n3n１１↑φφφ１００QQQ1n2n3n0RCPDSRD0……D3MBMADSL１φφφφ００φ保持四位双向移位寄存器CT74194CT74194功能表注：0--最高位…...3--最低位1.当R=0时，异步清零2.当MA＝MB＝１时，并行送数3.当MA＝MB＝０时，保持4.当MA=1，MB=0时，右移且数据从DSR端串行输入5.当MA=0、MB=1时，左移且数据从DSL端串行输入三、四位双向移位寄存器CT74194（二）功能（一）逻辑符号§5.4.2计数器分类同步异步任意进制移位寄存器型用来计算输入脉冲数目按触发器翻转方式：同步和异步计数器按编码方式：二进制、二—十进制、循环码计数器等按数字增减：加法、减法和可逆计数器按计数容量：十进制、六十进制计数器等1、计数器的分类返回2、同步计数器一、同步二进制计数器①同步二进制加法计数器②同步二进制减法计数器③同步二进制可逆计数器二、同步十进制计数器返回一、同步二进制计数器原理：由二进制加法运算规则可知，在一个多位二进制数的末尾加1时，若其中第i位以下各位皆为1时，则第i位及以下各位均改变状态。例：10000111＋1——————————10001000最低4位数都改变了状态，而高4位未改变。1、同步二进制加法计数器原理如果用T触发器构成同步计数器时，则每次CP信号到达时，应使该翻转的那些触发器的输入控制端Ti＝1，不该翻转的Ti＝0；如果用T/触发器构成同步计数器时，则每次CP信号到达时只能加到该翻转的那些触发器的CP输入端上，而不能加到那些不该翻转的触发器。结论当计数器用T触发器构成时，第i位触发器输入端的逻辑式应为：0121QQQQTiiiQ0在每次输入计数脉冲时，都要翻转。0121QQQQTiii按照这一原理，即可设计一四位二进制同步加法计数器。各触发器的驱动方程：01230120101QQQTQQTQTT0123QQQQC电路的输出方程：321032101321021012101011010QQQQQQQQQQQQQQQQQQQQQQQnnnn0123QQQQC01230120101QQQTQQTQTT电路的状态方程：将上式代入T触发器的特性方程得到电路的状态状态转换表及状态转换图见教材P243，时序图为321016842QQQQffffCP由时序图可见也叫做分频器。Q3每输入16个计数脉冲，产生一个进位信号，所以又把这个电路叫做十六进制计数器。计数器容量：计数器能计到的最大数。12n在实际生产的芯片中，还附加了一些控制电路，以增加电路的功能和使用的灵活性。如74161返回四位二进制同步计数器CT74161四个主从J-K触发器构成D3D0:数据输入端（高低）C：进位端CP:时钟输入，上升沿有效RD:异步置零LD:同步预置数控制端Q3Q0:输出端，高位低位EP、ET：使能端，工作状态控制，多片级联四位二进制同步计数器CT74163——采用同步清零方式。当R=0时，只有当CP的上升沿来到时,输出QDQCQBQA才被全部清零1、外引线排列和CT74161相同2、置数，计数，保持等功能与CT74161相同3、清零功能与CT74161不同返回一、同步二进制计数器原理：由二进制减法运算规则可知，在一个n位二进制数的末尾减1时，只有第i位以下各位皆为0时，再减1才能使触发器第i位翻转。例：10111000－1——————————10110111最低4位数都改变了状态，而高4位未改变。2、同步二进制减法计数器当计数器用T触发器构成时，第i位触发器输入端的逻辑式应为：结论0121QQQQTiiiQ0在每次输入计数脉冲时，都要翻转。根据上式接成的同步二进制减法计数器电路如图所示。同样，在实际生产的芯片中，还附加了一些控制电路，以增加电路的功能和使用的灵活性。如CC14526如：74LS1913、同步二进制可逆计数器既能进行递增计数，又能进行递减计数一、同步二进制计数器返回C/B：进借位输出CPO：串行时钟输出端时序图特点：单时钟结构双时钟结构：如74LS193返回四位二进制可逆计数器CT74193输入输出CPUCPDRLDABCDQAQBQCQDφφ1φφφφφ0000φφ00ABCDABCD↑101φφφφ加法计数1↑01φφφφ减法计数1101φφφφ保持CT74193功能表四位二进制可逆计数器CT74193DA:高位低位CPU，CPD:双时钟输入R:异步清除,高电平有效LD:异步预置,低电平有效QDQA:高位低位DCBAUCCQQQQCPQDCBADCBQQQQCPQ（一）、逻辑符号加到最大值时产生进位信号QCC=0减到最大值时产生借位信号QDD=0返回二、同步十进制计数器•自阅教材P250～255同步十进制加法计数器74160，功能与74161相同，不同之处是74161是十六进制。同步十进制可逆计数器74190，功能与74191相同，不同之处是74191是十六进制返回3、异步计数器二、异步十进制计数器一、异步二进制计数器三、异步二—十进制计数器一、异步二进制计数器（1）异步二进制加法计数器的构成方法方法：若使用下降沿动作的T‘触发器，将低位触发器的Q端接至高位触发器的时钟输入端。用上沿触发的T‘触发器，将低位触发器的端接至高位触发器的时钟输入端。Q一、异步二进制计数器（2）异步二进制减法计数器的构成方法方法：若使用下降沿动作的T‘触发器，将低位触发器的端接至高位触发器的时钟输入端。用上沿触发的T‘触发器，将低位触发器的Q端接至高位触发器的时钟输入端。Q异步二进制计数器的构成方法•将低位触发器的一个输出端接至高位触发器的时钟输入端。•用下降沿动作的T‘触发器时，加法计数器以Q端为输出端；减法计数器以端为输出端。•用上沿触发的T‘触发器，加法计数器以端为输出端；减法计数器以Q端为输出端。QQ目前常见的异步二进制加法计数器产品有：4位：74LS293、74LS393、74HC3937位：CC402412位：CC404014位：CC4060二、异步十进制计数器构成思想：如何使4位二进制计数器在计数过程中跳过从1010到1111六个状态。优点：结构简单缺点：工作频率低；电路状态译码时存在竞争—冒险现象。应用实例：74LS290输入输出CPR0（1）R0（2）S9（1）S9（2）QAQBQCQDΦ110Φ000011Φ00000ΦΦ111001↓Φ0Φ0计数0Φ0Φ0ΦΦ0Φ00Φ异步计数器CT74290异步计数器CT74290(1)触发器A：模2CPA入QA出(2)触发器B、C、D：模5异步计数器CPB入QDQB出CPA、CPB:时钟输入端R01、R02:直接清零端S91、S92:置9端QDQA:高位低位•逻辑符号1.直接清零：当R01=R02=1，S91、S92有低电平时，输出“0000”状态。与CP无关2.置9：当S91=S92=1时，输出1001状态3.计数：当R01、R02及S91、S92有低电平时，且当有CP下降沿时，即可以实现计数•功能异步计数器CT74290在外部将QA和CPB连接构成8421BCD码计数器CPA入QDQA出在外部将QD和CPA连接构成5421BCD码计数器CPB入QAQDQCQB出4、任意进制计数器的构成方法（4）MN的情况（5）M＞N的情况假定已有N进制计数器，需要得到M进制计数器（1）同步预置法（2）反馈清零法（3）多次预置法（三）CT74161/CT74163功能扩展——连接成任意模M的计数器1、同步预置法2、反馈清零法3、多次预置法态序表计数输出NQDQCQBQA00110101112100031001410105101161100711018111091111例1:设计M=10计数器1.同步预置法方法一:采用后十种状态0110QCC=101100态序表计数输出NQDQCQBQA00000100012001030011401005010160110701118100091001例1:设计M=10计数器方法二:采用前十种状态00001001000001.同步预置法仿真例2:同步预置法设计M=24计数器00011000010000000（24）10=（11000）2需两片初态为：00000001终态：00011000态序表NQDQCQBQA00000100012001030011401005010160110701118100091001101010111011121100采用CT741612.反馈清零法例1:分析图示电路的功能0000011态序表NQDQCQBQA00000100012001030011401005010160110701118100091001采用CT74161例2:组成模9计数器2.反馈清零法00000例2:M=13计数器态序表NQDQCQBQA00000100012001030011401005010160110701118100091001101010111011121100采用CT74163000002.反馈清零法仿真M=10计数器态序表NQDQCQBQA000003.多次预置法例1:分析电路功能201013011040111510007110181110911111010061100——连接成任意模M的计数器1、接成M16的计数器2、接成M16的计数器CT74193功能扩展