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1绪论TLV320AIC10使用过采样提供高分辨率的从数字到模拟（D/A）和从模拟到数字（A/D）的信号转换。对于一般用途的应用程序,它允许2to1MUX输入，内置抗混滤波器，如电话接口电路放大，驻极体话筒前置放大器，等。接受常规的模拟信号和辅助输入。该装置包含一对16位同步串行转换路径（一个方向），DAC之前包括一个内插滤波器和在ADC之后包含一个抽取滤波器。FIR滤波器可以绕过提供灵活性和节省功率。片上提供的其他功能包括定时（可编程的采样率，连续数据传输，和FIR旁路）和控制（可编程增益放大器，通信协议，等）。西格玛三角洲体系产生高分辨率模数和数模转换在较低的系统成本。TLV320AIC10设计提高了与DSP的通信。连续的数据传输模式完全支持TI的DSPautobuffering（阿布）降低DSP中断服务的开销。自动级联检测（ACD）使梯级编程简单，支持一个主级联操作和高达七位的次级联。主机接口直接配置模式使用单线串行口直接编程内部寄存器没有从数据转换串口干扰，或没有复位整个装置。事件监控模式使DSP监控如电话摘机振铃检测等得外部事件。在低功率模式的转换，TLV320AIC10数据在采样率8kSPS的功耗只有39毫瓦。该装置的可编程功能是通过一个可以无缝连接接口的串行接口配置任何DSP接受4线串行通信，如tms320cxx。选项包括软件复位，设备电源关闭，分别控制ADC和DAC，通信协议，信号的采样率，增益控制，以及系统的测试模式，如在附录A中列出了TLV320AIC10特别适合于各种各样的免提车载套件，VoIP应用，电缆调制解调器，语音和电话地区，包括低比特率，高质量的压缩，语音增强，识别与合成。它的低群延迟特性使得它适合于单或多通道有源控制应用。1.1特性•c54xx的软件驱动程序•16位过采样A/D转换器•16位过采样D/A转换器•最大输出转换率：–22kSPS的片上FIR滤波器–88kSPS的旁路FIR•FIR旁路模式的音频带宽音频带宽和8kSPS的最终采样率–90dB的信噪比/ADC和DAC数字信噪比为87dB/杉木（杉木绕过88kSPS的/5V）–87dB的信噪比/ADC和DAC数字信噪比为85dB/杉木（杉木绕过88kSPS的/3.3V）•芯片的FIR产生84dB的信噪比ADC和85dB的信噪比DAC在超过11kHz的带宽时•内置的功能包括PGA，反走样的模拟滤波器，和通用运算放大器接口（如麦克风接口和混合接口）•无缝串口接口的DSP（TItms320cxx，SPI，或标准的DSP）•自动级联检测（ACD）使级联编程简单，允许多达8个设备被连接在级联。•飞行重构模式包括直接配置模式、二次通信模式（主机接口）。•连续数据传输模式使用autobuffering（阿布）降低DSP中断服务的开销•事件监控模式提供了外部事件控制，如环/摘机检测•可编程的ADC和DAC转换率•可编程输入和输出增益控制•独立的软件控制ADC和DAC断电•模拟（3-V至5.5V电源操作）•数字（3-V至5.5V电源操作）•功耗（PD）39mwrms典型8-ksps在3.3V•硬件省电模式0.5兆瓦•内部和外部参考电压（Vref）•差分和单端模拟输入/输出•2s的补充数据格式•测试模式，它包括数字和模拟环回•600欧姆的输出驱动器1.5引脚说明名称管脚号I/O描述ALTIN26I串行输入的事件监控模式。配置此引脚到低，如果不使用。AURXCP3I接收器路径/GP放大器同相输入。它需要连接到AVSS如果不使用。AURXM2I接收器路径A1放大器反相输入端，反相输入或辅助模拟输入。它需要连接到AVSS如果不使用。也可以用于通用放大。AURXFP1I接收路径放大器A1的反馈，或同相输入辅助模拟输入。它需要连接到AVSS如果不使用。也可以用于通用放大。AVDD145I模拟电源AVDD234I模拟电源AVSS33,40,I模拟地42,46DCSI25I直接配置串行输入直接对内部控制寄存器编程。配置该引脚为高如果不使用。DIN17I数据输入。DIN接收DAC输入数据和寄存器中的数据从外部数字信号处理器（DSP），和同步到SCLK和FS。当FS为低时数据在SCLK的下降沿锁存。当FS不激活时DIN在高阻抗。DOUT16O数据输出，传送ADC输出数据和寄存器数据，并同步到SCLK和FS。当FS为低时数据发出在SCLK的上升沿。FS不激活时串行数据输出是高阻抗。DTXIM7I发射器路径模拟反相输入放大器A3。也可用于一般用途的放大。DTXIP6I发射器路径A4模拟放大器同相输入。也可用于一般用途的放大。DTXOM5O发射器路径A4反馈放大器输出负。也可用于一般用途的放大。DTXOP4O发射机路径放大器A3反馈积极输出。也可用于负输出。DVDD115I数字电源DVDD230I数字电源DVSS14,29I数字地FC24I硬件要求二次通信。配置此引脚到低，如果不使用。FILT38O带通滤波器。滤波器提供的带隙基准解耦，并提供2.5V。电容器最佳值为0.1µF（陶瓷）。这个电压节点应载入只有一个高阻抗直流负载。FLAG23O通过控制寄存器3位D4控制。如果D4=0（默认），FLAG引脚输出通信标志是低/高表明首次通信/二次通信间隔。如果D4=1，FLAG引脚输出的D3的值。FS22I/O帧同步。当FS变低，DIN开始接收数据位和DOUT开始传送数据位。在主模式，FS是内部产生的，在数据从DIN传送到DOUT过程中为低。在从模式，FS是外部产生的。FSD21O帧同步延迟输出。FSD输出从设备到主设备的帧同步主信号。FSD应用于从机FS输入与主机FS信号具有相同的时间。需要一个上拉电阻，如果不使用。INM48O反相输入模拟调制器。如果内部抗混滤波器是旁路INM要求一个低输出阻抗的外部电阻抗混滤波器。INP47O同相输入到模拟调制器。如果内部抗混滤波器是旁路，INP要求一个低输出阻抗的外部电阻抗混滤波器。M010I结合M1选择串行接口模式（帧同步模式）M111I结合M0选择串行接口模式（帧同步模式）MCLK20I主时钟。驱动模拟接口电路的内部时钟。M/S27I主/从选择输入。当m/s的高，该设备是主机，当是低的，它是一个从机。OUTM9ODAC的反相输出。与OUTP功能相同，互补输出。OUTP8ODAC的输出同相输出。OUTP也可以单独使用单端操作。PWRDWN12I关机。当PWRDWN拉低，器件进入掉电模式，串行接口是残疾的，和大多数的高速时钟被禁用。然而，所有的寄存器值保持不变。当PWRDWN再次拉高，装置恢复满功率运行时无需重新初始化。PWRDWN只重置计数器，保存程序寄存器内容。见章节2.2.2更多信息。RESET13I复位功能是提供给所有的内部寄存器初始化为它们的默认值。串行端口可以配置为默认状态。见附录A。所有级联器件的复位引脚必须绑在一起。SCLK19I/O移位时钟。SCLK信号时钟的串行数据转换为在帧同步间隔从DIN输入和从DOUT输出。当配置为输出（M/S高），SCLK为内部产生，frame-sync除以256（级联设备＜5）或512（级联设备4）。当配置为输入（M/S低），外部生成的SCLK是必须与主时钟同步帧同步。VMID43O参考电压输出的AVDD/21.6定义和术语数据传输的时间间隔数据从DOUT到DIN的时间。间隔是16个移位时钟周期和数据传输是由FS信号的下降沿启动。信号数据这是指在输入信号和所有通过模数转换器通道的转换，和信号通过DAC通道模拟输出。这是在对比与纯粹的数字软件控制数据。首次通信首次通信是指数字数据传输间隔。由于设备同步，信号数据字从ADC通道到DAC通道发生同时。二次通信二次通信是指数字控制和配置数据转到DIN，和寄存器从DOUT读取数据。数据传输发生当通过硬件或软件的要求。SPIFrame/pulsesyncFrame/pulsesync指的是FS信号的下降沿启动数据传送时间间隔。主要FS开始的主要沟通，和继发性FS启动二级通信。Frame/pulsesyncandsamplingperiod帧脉冲同步和采样周期是连续FS信号下降沿之间的时间，总是等于256xsclk如果级联设备小于5，或512xsclk如果数目大于4的连锁装置。Fs采样频率ADC通道ADC的通道是指所有的信号处理电路的模拟输入和在DOUT数字转换的结果。DAC通道DAC通道是指所有的信号处理电路之间的应用DIN的数字数据和应用于OUTP和OUTM的差分输出模拟信号。主机主机接口的任何处理系统，DIN，DOUT，SCLK的，FS，和/或主。PGA可编程增益放大器FIR有限脉冲响应DCSI直接配置主机的串行接口1.7寄存器功能概述有五个控制寄存器，使用方式如下：寄存器0无操作寄存器。寻址寄存器0允许二次通信的要求不改变任何其他寄存器。寄存器1控制寄存器1。该寄存器的数据具有以下功能：•产生输出标记指示抽取FIR滤波器溢出（读周期只）•使能通用运算放大器A1，A3，A4•启用/旁路ADC模拟抗混叠滤波器•选择正常或辅助模拟输入•控制16位或（15+1）-DAC操作位模式•激活软件复位•启用/旁路的抽取滤波器•启用/旁路插值FIR滤波器寄存器2控制寄存器2。该寄存器的数据具有以下功能：•控制低功耗模式，控制数据在8kSPS•的速率•控制的分频寄存器，确定滤波器的时钟频率和采样周期寄存器3控制寄存器3。该寄存器的数据具有以下功能：•软件关机•选择模拟反馈，数字反馈，和事件监控模式•控制连续的数据传输模式•控制一位通用输出标志的值•控制标志引脚输出•启用/禁用ADC路径•启用/禁用DAC的路径•控制16位或（15+1）-ADC操作位模式寄存器4控制寄存器4。该寄存器的数据具有以下功能：•控制4位输入的PGA增益•控制4位输出的PGA增益2功能描述2.1产品功能2.1.1操作频率采样频率由首次通信的频率表示，是来自主时钟的（主）用下面的公式输入：FS=采样频率=MCLK（转换）/（256×n），n=1，2，32……采样频率的倒数是连续两个主帧同步下降沿之间的时间。这一次是转换期。例如，设置的转换率8千赫MCLK=256*N*8000。注：N的值在控制寄存器2中定义，最大值为32。2.1.2ADC信号通道IN（InP，INM）和AUX（aurxfp，aurxm）输入可以使用内置的抗混叠滤波器可以绕过写一个1到控制寄存器1的D5位。AUX输入可以连接到通用放大器A1作为通用应用程序，如驻极体话筒接口和2-to-4-wire混合接口，通过写1到控制寄存器1的D6位。控制寄存器1位D4选择IN或AUX作为模数转换器。选定的输入信号是由PGA放大应用到ADC的输入。ADC将信号转换成离散输出数字在2s的补充数据的格式，在采样周期内对应于模拟信号的值。这16位（或15位）数字的话，代表PGA后模拟输入信号的采样值，是时钟的串行端口（DOUT）在SCLK的上升沿在帧同步（FS）期间，每个SCLK周期一位，一个字对应一次初始通信。二次通信期间，以前编程到寄存器的数据可以读取出来。如果一个寄存器读取并不是必需的，所有16位被清除0在第二通信。这个读操作是通过在代表二次通信器件将D12位设置为1，发送相应的寄存器地址完成（d11-d9）完成的。时间序列图2–1和2–2。抽取FIR滤波器可以被绕过通过写控制寄存器1的D2位为1。整个ADC通道被关闭以节省功耗，写作01到控制寄存器3的D2和D1。2.1.3DAC信号通道DIN收到主机16位串行数据字（2s的补充）在初始通信间隔期间。这16位数字，代表PGA之前的模拟输出信号，串行端口（DIN）的时钟在SCLK的下降沿在帧同步的时间间隔，一位对应一个SCLK和一次初始通信间隔的一个字。数据通过由一数字内插滤波器和1位数字调制器组成的∑-ΔDAC转换成个脉冲串。该调制器的输出通过一个内部低通滤波器完成信号重建。最后，施加到一个输入的模拟信号编程增益放大器能够驱动600欧姆负载差异在OUTP和OUTM输出。时序列图2–3所示。在