数字电路教案-阎石 第七章 时序逻辑电路

1第7章时序逻辑电路7.1概述时序电路在任何时刻的稳定输出，不仅与该时刻的输入信号有关，而且还与电路原来的状态有关。图7.1.1时序逻辑电路的结构框图2、时序电路的分类（1）根据时钟分类同步时序电路中，各个触发器的时钟脉冲相同，即电路中有一个统一的时钟脉冲，每来一个时钟脉冲，电路的状态只改变一次。异步时序电路中，各个触发器的时钟脉冲不同，即电路中没有统一的时钟脉冲来控制电路状态的变化，电路状态改变时，电路中要更新状态的触发器的翻转有先有后，是异步进行的。（2）根据输出分类米利型时序电路的输出不仅与现态有关，而且还决定于电路当前的输入。穆尔型时序电路的其输出仅决定于电路的现态，与电路当前的输入无关；或者根本就不存在独立设置的输出，而以电路的状态直接作为输出。7.2时序逻辑电路的分析方法时序电路的分析步骤：电路图时钟方程、输出方程、驱动方程状态方程计算状态表（状态图、时序图）判断电路逻辑功能分析电路能否自启动。7.2.1同步时序电路的分析方法分析举例：[例7.2.1]7.2.2异步时序电路的分析方法分析举例：[例7.2.3]7.3计数器概念：在数字电路中，能够记忆输入脉冲CP个数的电路称为计数器。计数器累计输入脉冲的最大数目称为计数器的“模”，用M表示。计数器的“模”实际上为电路的有效状态。计数器的应用：计数、定时、分频及进行数字运算等。计数器的分类：(1)按计数器中触发器翻转是否同步分：异步计数器、同步计数器。(2)按计数进制分：二进制计数器、十进制计数器、N进制计数器。(3)按计数增减分：加法计数器、减法计数器、加/减法计数器。7.3.1异步计数器组合电路存储电路X1XpY1YmQ1QtW1Wr…………输入输出2一、异步二进制计数器1、异步二进制加法计数器分析图7.3.1由JK触发器组成的4位异步二进制加法计数器。分析方法：由逻辑图到波形图（所有JK触发器均构成为T/触发器的形式，且后一级触发器的时钟脉冲是前一级触发器的输出Q），再由波形图到状态表，进而分析出其逻辑功能。2、异步二进制减法计数器减法运算规则：0000-1时，可视为（1）0000-1=1111；1111-1=1110，其余类推。由JK触发器组成的4位异步二进制减法计数器的工作情况分析略。二、异步十进制加法计数器由JK触发器组成的异步十进制加法计数器的由来：在4位异步二进制加法计数器的基础上经过适当修改获得。有效状态：0000——1001十个状态；无效状态：1010～1111六个状态。三、集成异步计数器CT74LS290为了达到多功能的目的，中规模异步计数器往往采用组合式的结构，即由两个独立的计数来构成整个的计数器芯片。如：74LS90（290）：由模2和模5的计数器组成；74LS92：由模2和模6的计数器组成；74LS93：由模2和模8的计数器组成。1.CT74LS290的情况如下。（1）电路结构框图和逻辑功能示意图（2）逻辑功能如下表7.3.1所示。3注：5421码十进制计数时，从高位到低位的输出为1230QQQQ。2、利用反馈归零法获得N（任意正整数）进制计数器方法如下：（1）写出状态SN的二进制代码。（2）求归零逻辑（写出反馈归零函数），即求异步清零端（或置数控制端）信号的逻辑表达式。（3）画连线图。举例：试用CT74LS290构成模小于十的N进制计数器。CT74LS290则具有异步清零和异步置9功能。讲解教材P215的[例7.3.1]。注：CT74LS90的功能与CT74LS290基本相同。7.3.2同步计数器一、同步二进制计数器1.同步二进制加法计数器2、同步二进制减法计数器3、集成同步二进制计数器CT74LS161（1）CT74LS161的引脚排列和逻辑功能示意图4注：74LS163的引脚排列和74LS161相同，不同之处是74LS163采用同步清零方式。（2）CT74LS161的逻辑功能①CR=0时异步清零。C0=0②CR=1、LD=0时同步并行置数。0123QQQQCTCOT③CR=LD=1且CPT=CPP=1时，按照4位自然二进制码进行同步二进制计数。0123QQQQCO④CR=LD=1且CPT·CPP=0时，计数器状态保持不变。4、反馈置数法获得N进制计数器方法如下：·写出状态SN-1的二进制代码。·求归零逻辑，即求置数控制端的逻辑表达式。·画连线图。（集成计数器中，清零、置数均采用同步方式的有74LS163；均采用异步方式的有74LS193、74LS197、74LS192；清零采用异步方式、置数采用同步方式的有74LS161、74LS160；有的只具有异步清零功能，如CC4520、74LS190、74LS191；74LS90则具有异步清零和异步置9功能。等等）试用CT74LS161构成模小于16的N进制计数器5、同步二进制加/减计数器二、同步十进制加法计数器8421BCD码同步十进制加法计数器电路分析三、集成同计数器1、集成十进制同步加法计数器CT74LS160（1）CT74LS160的引脚排列和逻辑功能示意图5图7.3.3CT74LS160的引脚排列图和逻辑功能示意图（2）CT74LS160的逻辑功能①CR=0时异步清零。C0=0②CR=1、LD=0时同步并行置数。03QQCTCOT③CR=LD=1且CPT=CPP=1时，按照BCD码进行同步十进制计数。03QQCO④CR=LD=1且CPT·CPP=0时，计数器状态保持不变。2.集成十进制同步加/减计数器CT74LS190其逻辑功能示意图如教材图7.3.15所示。功能如教材表7.3.10所示。集成计数器小结：集成十进制同步加法计数器74160、74162的引脚排列图、逻辑功能示意图与74161、74163相同，不同的是，74160和74162是十进制同步加法计数器，而74161和74163是4位二进制（16进制）同步加法计数器。此外，74160和74162的区别是，74160采用的是异步清零方式，而74162采用的是同步清零方式。74190是单时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74191相同。74192是双时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74193相同。7.3.3利用计数器的级联获得大容量N进制计数器计数器的级联是将多个计数器串接起来，以获得计数容量更大的N进制计数器。1、异步计数器一般没有专门的进位信号输出端，通常可以用本级的高位输出信号驱动下一级计数器计数，即采用串行进位方式来扩展容量。举例：74LS290（1）100进制计数器74LS160Q0Q1Q2Q3(b)逻辑功能示意图(a)引脚排列图16151413121110974LS16012345678VCCCOQ0Q1Q2Q3CTTLDCRCPD0D1D2D3CTPGNDCRD0D1D2D3CTTCTPCPCOLD6（2）64进制计数器2、同步计数器有进位或借位输出端，可以选择合适的进位或借位输出信号来驱动下一级计数器计数。同步计数器级联的方式有两种，一种级间采用串行进位方式，即异步方式，这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲，异步方式的速度较慢。另一种级间采用并行进位方式，即同步方式，这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲，而低位计数器的进位输出送高位计数器的计数控制端。举例：74161（1）60进制（2）12位二进制计数器（慢速计数方式）12位二进制计数器（快速计数方式）74LS161Q0Q1Q2Q3D0CTPCPCTTCrLDD1D2D311CP174LS161Q0Q1Q2Q3D0CTPCPCTTCrLDD1D2D311&&Q00Q10Q20Q30Q01Q11Q21Q3177.4寄存器和移位寄存器寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，存放n位二进制代码的寄存器，需用n个触发器来构成。按照功能的不同，可将寄存器分为基本寄存器和移位寄存器两大类。基本寄存器只能并行送入数据，需要时也只能并行输出。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。7.4.1基本寄存器概念：在数字电路中，用来存放二进制数据或代码的电路称为寄存器。1、单拍工作方式基本寄存器无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据D0～D3，就立即被送入进寄存器中，即有：012310111213DDDDQQQQnnnn2.双拍工作方式基本寄存器（1）清零。CR=0，异步清零。即有：00000123nnnnQQQQ（2）送数。CR=1时，CP上升沿送数。即有：012310111213DDDDQQQQnnnn8（3）保持。在CR=1、CP上升沿以外时间，寄存器内容将保持不变。7.4.2移位寄存器1.单向移位寄存器四位右移寄存器：时钟方程：CPCPCPCPCP3210驱动方程：nnniQDQDQDDD2312010、、、状态方程：nnnnnninQQQQQQDQ21311201110、、、右移位寄存器的状态表：输入现态次态说明DiCPnnnnQQQQ321013121110nnnnQQQQ1↑1↑1↑1↑00001000110011101000110011101111连续输入4个1单向移位寄存器具有以下主要特点：单向移位寄存器中的数码，在CP脉冲操作下，可以依次右移或左移。n位单向移位寄存器可以寄存n位二进制代码。n个CP脉冲即可完成串行输入工作，此后可从Q0～Qn-1端获得并行的n位二进制数码，再用n个CP脉冲又可实现串行输出操作。若串行输入端状态为0，则n个CP脉冲后，寄存器便被清零。2.双向移位寄存器Q0Q1Q2Q3DiD0D1D2D31DC11DC11DC11DC1Q0Q1Q2Q3FF0FF1FF2FF3CP移位时钟脉冲右移输出右移输入Q0Q1Q2Q39M=0时右移M=1时左移SLnnnnnnnnnSRnMDQMQMQQMQMQQMQMQDMQ21331122011110nnnnnnSRnQQQQQQDQ21311201110SLnnnnnnnDQQQQQQQ133122111103.集成双向移位寄存器74LS194CT74LS194的引脚排列图和逻辑功能示意图：CT74LS194的功能表：CPMMCR01工作状态D0D1D2D3FF0FF1FF2FF3Q0Q1Q2Q31DC11DC11DC11DC1Q0Q1Q2Q3CPDSL&≥1&≥1&≥1&≥11DSRMQ0Q1Q2Q3(a)引脚排列图16151413121110974LS19412345678VCCQ0Q1Q2Q3CPM1M0CRDSRD0D1D2D3DSLGNDM1M0DSL74LS194Q0Q1Q2Q3(b)逻辑功能示意图D0D1D2D3CRCPDSR100×××100×101↑110↑111×异步清零保持右移左移并行输入7.4.3移位寄存器的应用一、环形计数器1、环形计数器是将单向移位寄存器的串行输入端和串行输出端相连，构成一个闭合的环。结构特点：nnQD10，即将FFn-1的输出Qn-1接到FF0的输入端D0。工作原理：根据起始状态设置的不同，在输入计数脉冲CP的作用下，环形计数器的有效状态可以循环移位一个1，也可以循环移位一个0。即当连续输入CP脉冲时，环形计数器中各个触发器的Q端或端，将轮流地出现矩形脉冲。实现环形计数器时，必须设置适当的初态，且输出Q3Q2Q1Q0端初始状态不能完全一致(即不能全为“1”或“0”)，这样电路才能实现计数,环形计数器的进制数N与移位寄存器内的触发器个数n相等，即N=n2、能自启动的4位环形计数器状态图：由74LS194构成的能自启动的4位环形计数器11时序图二、扭环形计数器