基本RS触发器

基本RS触发器第四章触发器主从触发器边沿触发器触发器的应用小结概述触发器能够存储一位二进制信息的基本单元电路。触发器特点1.具有两个稳定状态，分别表示逻辑0和逻辑1。2.在输入信号作用下，可从一种状态翻转到另一种状态；在输入信号取消后，能保持状态不变。触发器分类按触发方式分：电位触发方式、主从触发方式及边沿触发方式。按逻辑功能分：RS触发器、D触发器、JK触发器和T触发器。RD、SD为1输出不变一、基本RS触发器1111（一）与非门构成的基本RS触发器2.组成结构1.逻辑符号Q输出：Q，输入：RD，SDRD=1，SD=1：Q=0，Q=1RD=1，SD=1：Q=1，Q=0&G1QRD&G2QSDQQRDSDRS&G1QRD&G2QSD两个稳定状态：0110RDSDQQ0101101000不定（X）11不变&G1QRD&G2QSD一、基本RS触发器4.特征表10113.工作原理1000RD、SD同时变为1时，输出不稳定。RD=0，SD=1：Q=1，Q=0RD=1，SD=0：Q=0，Q=1RD=0，SD=0：Q=1，Q=1，且不稳定RD=1，SD=1：Q，Q保持不变0101&G1QRD&G2QSD&G1QRD&G2QSD动作特点：P188Q：触发器原端或1端。RD：置0或复位端（低电平有效，逻辑符号上用圆圈表示。）SD：置1或置位端（低电平有效）Q：触发器非端或0端通常将Q端状态作为触发器的输出状态。一、基本RS触发器RDSDQQ0101101000不定（X）11不变4.特征表QQRDSDRSRDSDQnQn+1000X001X0100011010011011110011115.特征方程Qn+1卡诺图特征方程Qn：原状态或现态Qn+1：新状态或次态输入同为1，输出不变特征表一、基本RS触发器输入同为0，输出不定置1有效，输出Q为1置0有效，输出Q为01DDDD1SRQRSQnn约束条件：输入信号不能同时为零。QnRDSD0001111001000111××Qn+1ARCHITECTURErsff_aOFrsff2ISBEGINPROCESS(r,s)VARIABLEstate:bit:='0';BEGINENDPROCESS;ENDrsff_a;6.VHDL描述一、基本RS触发器不定状态的描述逻辑功能的描述状态输出ENTITYrsff2ISPORT(r,s:INbit;q,nq:OUTbit);ENDrsff2;ASSERTNOT(r='0'ANDs='0')REPORTBothrands='0'SEVERITYerror;IFr='1'ANDs='1'THENstate:=state;ELSIFr='1'ANDs='0'THENstate:='1';ELSEstate:='0';ENDIF;q=state;nq=NOT(state);端口(输入/输出）定义一、基本RS触发器（二）或非门构成的基本RS触发器2.组成结构1.逻辑符号Q输出：Q，输入：RD，SDRDSDQn+100Qn01110011X3.特征表、特性方程0DDDD1SRQRSQnnQQRDSDRS≥1G1QRD≥1G2QSD1.电路组成与工作原理CP=0：状态保持增加一个控制端，控制触发器的状态随输入变化。S=0，R=0：Qn+1=QnS=1，R=0：Qn+1=1S=0，R=1：Qn+1=0S=1，R=1：Qn+1=XCP=1：RS触发器输入端均为1。一、基本RS触发器（三）同步RS触发器第一部分：与非门G1和G2构成基本RS触发器第二部分：与非门G3和G4构成控制电路G2S&G1QR&QG3S&G4R&CP11符号：QQRS1R1SCPC1输入端R、S通过非门作用于基本RS触发器。动作特点：P190－1912.特征表01SRQRSQnn3.特征方程RSQn+100Qn01110011X一、基本RS触发器CP=1：S=0，R=0：Qn+1=QnS=1，R=0：Qn+1=1S=0，R=1：Qn+1=0S=1，R=1：Qn+1=X（三）同步RS触发器约束条件：输入不能同时为1。假设：CP=1时，输入信号不改变。4.同步RS触发器波形图分析SR=00,Q保持一、基本RS触发器SR=10,Q置1SR=01,Q置0SR=11Q不定二、主从触发器1.逻辑符号（一）主从RS触发器输入信号：R、S（高有效）同步RS触发器在CP＝１时，R、S变化引起输出多次改变。时钟输入：CP主从触发器有多种：主从RS触发器、主从JK触发器及主从T触发器等。异步置0、置1：RD、SD（不受CP限制，低有效）输出信号：Q、QQQRS1R1SCPC1SDSRDR二、主从触发器2.组成及工作原理组成：由两个同步RS触发器级联而成。工作原理：从触发器主触发器CP为高电平：主触发器输出A、B按照同步RS触发器的功能翻转，从触发器的状态不变，Q状态保持。CP变为低电平：信号A、B作为从触发器S、R信号输入，从触发器状态变化。从触发器的动作发生在CP的下降沿。CP为低电平以后：主触发器维持原状态不变，从触发器的状态不再改变。时钟CP直接作用于主触发器，反相后作用于从触发器。主从RS触发器的翻转只发生在CP的下降沿。3.特征表01SRQRSQnn4.特征方程RSQn+100Qn01110011X主从RS触发器特征表二、主从触发器结论：主从RS触发器的特性方程与同步RS触发器相同，只是控制方式不同，逻辑符号亦不同。QQRS1R1SCPC1SDSRDRQQRS1R1SCPC1二、主从触发器1.组成（二）主从计数触发器2.逻辑功能R=QnS=QnnnnnnnQQQQQRSQ1特征方程表明：每一个CP的下降沿都会使触发器的输出状态发生一次变化。触发器以一位二进制数方式记录CP时钟信号的个数，称其为计数触发器，也称为T´触发器。3.逻辑符号QQRS1R1SCPC1SDSRDRQQCPCSDSRDRQQCPC二、主从触发器4.应用电路连接的特点：第一个触发器的CP1端作为计数脉冲CP输入端，Q1与第二个触发器的CP2端相连，依次有Qi与CPi+1相连，触发器的输出Q4Q3Q2Q1代表四位二进制数。CPQ1Q11R1SC1SRQ2Q21R1SC1SRQ3Q31R1SC1SRQ4Q41R1SC1SR二、主从触发器4.应用每一个CP下降沿，都会使Q的状态变化，Q4Q3Q2Q1代表四位二进制数，故称该电路为四位二进制计数器。CP信号频率每经过一个触发器频率减半，Q4输出信号的频率是输入脉冲的十六分之一，这种频率之间的关系称为“分频”。Q1是CP信号的二分频，Q4是CP信号的十六分频。二、主从触发器1.逻辑符号（三）主从JK触发器输入信号：J、K时钟输入：CP异步置0、置1：RD、SD（不受CP限制，低有效）输出信号：Q、QQQKJ1K1JCPC1SDSRDR2.逻辑功能由两个同步RS触发器构成CP=0：从触发器接受主触发器状态并动作CP=1:主触发器接受激励信号并动作二、主从触发器nnnnQKQQJQ1nnnQKQJQ1主触发器从触发器1时钟CP直接作用于主触发器，反相后作用于从触发器。忽略异步输入信号RDSDnQKRnQJS特征表KJQn+100Qn10001111nQnnQRSQ1特征表KJQn+100Qn10001111nQ2.状态转换图和激励表激励表QnQn+1JK000011000001100101101110011110110状态0状态1J=0K=XK=0J=XJ=1K=XK=1J=X状态转换图二、主从触发器13.主从JK触发器对激励信号的要求CP=1期间,若J、K变化，触发器的状态与特征表不一致。二、主从触发器为了使主从触发器的逻辑功能符合特征表，要求J、K信号在时钟CP上升沿之前输入，且一直保持到下降沿到来之后。主触发器只改变一次主触发器只改变一次分析（四）主从Ｔ触发器JK触发器的J、K端连接在一起构成T触发器。T特征表TQn+10Qn1nQ2.逻辑符号3.特征表二、主从触发器1.组成结构JK特征表KJQn+100Qn10001111nQQQT1TCPC1SDSRDRnnnnQTQTQTQ1激励表QnQn+1T0000111011104.状态转换图5.特征方程二、主从触发器0T=0T=11T=1T=0主从触发器：CP=1,若J、K变化，触发器的状态与特征表不一致。（一）维持阻塞D触发器1.逻辑符号输入信号：D时钟输入：CP(上升沿触发)边沿触发器：上升沿触发或下降沿触发，激励端的信号在触发信号的前后几个延迟时间内保持不变，便可以稳定地根据特征表工作。三、边沿触发器具有较强的抗干扰能力，可靠性高。输出信号：Q、Q异步置０、置１：RD、SDQQD21DCPC1SDSRDRD1&对激励信号要求严格，抗干扰能力差。011102.逻辑功能D＝1，Qn＝0，CP上升沿：Qn+1＝1D＝1，Qn＝1D＝0，Qn＝0D＝0，Qn＝1CP上升沿：Qn+1＝?自己分析：置1维持线三、边沿触发器置0阻塞线01111010010011101忽略异步信号输出维持不变Qn+1=D特征表DQn+10011激励表QnQn+1D0000111001113.状态转换图4.特征方程三、边沿触发器0D=1D=01D=1D=0（二）边沿JK触发器1.逻辑符号输入信号：J、K时钟输入：CP（下降沿触发）三、边沿触发器输出信号：Q、Q2.组成结构集电极开路与非门1、2是输入引导门，其传输延迟时间比与或非门3、4长。与或非门3、4构成基本触发器。QQKJ1K1JCPC1三、边沿触发器3.工作原理CP=0：触发器状态保持；CP由1变为0：门3、4可以等效成一个基本RS触发器，输出状态由g、h电平决定。CP=1：触发器状态保持；由于门1、2的延迟时间较长，g及h的状态保持的是CP下降沿之前的J、K信号。结论：只要在CP下降沿前一个门的延迟时间J、K信号保持不变，触发器就能稳定翻转。在CP变为0后，即使J、K变化，由于门1、2延迟的作用，触发器的状态不受J、K变化的影响。边沿JK触发器的特征表、状态转换图、特征方程均与主从JK触发器相同。CP=0：h和g端为1，门3及4被封锁，触发器状态保持。CP=1：状态可以表示为：触发器的状态维持不变。QQQQQQQQQQgh111.移位寄存器四、触发器的应用应用：四个D触发器的时钟接在一起，作为移位脉冲。置0端连在一起作为清零端，加入一个负脉冲，各触发器的状态全为0。置1端接在一起，接高电平。数码1数码1数码2数码1数码3数码2数码1数码4数码3数码22.计数器CPi+1与Qi相连，Qi+1在Qi下降沿翻转。四、触发器的应用D与Q连接，因此Q在CP上升沿翻转。由D触发器构成的四位二进制计数器3.触发器逻辑功能变换四、触发器的应用nnnQKQJQ1DQn1（1）JK触发器改为D触发器JK触发器特征方程：D触发器特征方程：KJ＝D＝D比较得：（2）D触发器改为JK触发器D触发器特征方程：DQn1JK触发器特征方程：nnnQKQJQ1比较得：nnQKQJD若用与非门实现，则：nnQKQJDnnnnQDDQ)QD(QQQKJ1K1JCPC11D型号功能名称74LS/ALS74（H，S，L）双D触发器，上升沿触发74LS75四D锁存器74LS/ALS109双JK触发器，上升沿触发74LS/ALS112（S）双JK触发器，下降沿触发74LS/ALS113（S）双JK触发器，下降沿触发，仅含预置端74LS/ALS114（S）双JK触发器，下降沿触发，共用时钟、共用复位74LS/ALS174（S）六D触发器，共用清零74LS/ALS175（S）四D触发器，共用时钟、共用清零74LS/ALS273八D触发器，带异步清零74LS/ALS373八D锁存器，三态输出74LS/ALS374八D触发器，含输出使能，三态输出常用TTL集成触发器1.同步RS触