基于FPGA的宽带数字接收机变带宽数字下变频器设计

基于FPGA的宽带数字接收机变带宽数字下变频器设计作者：王晓导师：夏威韩春林（电子科技大学电子工程学院，成都，611731）摘要：数字下变频器（DigitalDown-Converter，DDC）是宽带数字接收机的重要组成部分，本文基于FPGA芯片StratixIIEP2S60F672C4设计了一个适用于宽带数字接收机的带宽可变的数字下变频器（VB-DDC）。该VB-DDC结合了传统数字下变频结构与多相滤波结构的优点，实现了对输入中频信号的高效高速处理，同时可以在较大范围内对信号处理带宽进行灵活配置。硬件调试结果验证了本设计的有效性。关键词：带宽可变；DDC；多相滤波；FPGAAnFPGAImplementationofVariable-BandwidthDigitalDown-ConverterinWidebandDigitalReceiverAuthor:WANGXiaoTutor:XIAWei,HANChunlin(SchoolofElectronicEngineering,UniversityofElectronicScienceandTechnologyofChina,Chengdu,611731)Abstract:DigitalDown-ConverterisanimportantpartofWidebandDigitalReceivers.TheVariable-BandwidthDigitalDown-Converter(VB-DDC),whichissuitableforWidebandDigitalReceiver,isimplementedinFPGAchipStratixIIEP2S60F672C4.TheVB-DDCcombinestheadvantagesoftraditionaldigitaldown-conversionarchitecturesandpoly-phasefilterarchitectures,realizesefficienthigh-speedprocessingforinputIFsignal,andcouldconfigurethebandwidthofsignalprocessingflexiblyinalargerange.Hardwaretestresultshowstheeffectivenessofthisdesign.Keywords:variable-bandwidth;DDC;poly-phasefilter;FPGA1引言数字下变频器（DigitalDown-Converter，DDC）是宽带数字接收机的重要组成部分，是连接高速A/D变换器与后级数字信号处理器（DSP）之间的桥梁，所以其运算速度直接影响了A/D最高采样率的确定，同时也决定了接收机的最大处理带宽。宽带数字接收机要求能对多种带宽的输入信号进行处理，因此对DDC提出了更高的要求：带宽可变。变带宽数字下变频器（Variable-BandwidthDigitalDown-Converter,VB-DDC）可以对多种带宽的输入信号进行处理，因此其在雷达、通信、电子侦察等有广泛应用。商用数字下变频器如intersil公司单通道DDC：HSP50214B等，虽然可以实现处理带宽可变，但是其最高输入数据采样率只有65MHz[1]，而且由于其采用多级级联积分梳状滤波器（CascadedIntegrator-Comb,CIC）的传统下变频结构，因此处理带宽较窄，不超过1MHz，不适合作为宽带数字接收机的数字下变频器。基于多相滤波结构的宽带DDC可以处理宽带信号，但是处理带宽一般固定，而且当需要处理信号的带宽很窄时，因为抽取因子变大，所需乘法器数目增多，但是乘法器的工作频率降低，所以其资源利用率很低。本文基于Altera公司的StratixIIEP2S60F672C4所设计的VB-DDC结合了传统数字下变频结构与多相滤波结构的优点，实现了对输入中频信号的高效高速处理，同时可以在较大范围内对信号处理带宽进行灵活配置。当A/D输出中频信号采样率为100MSPS时，本文设计的这种VB-DDC信号处理带宽可在40MHz~8KHz的范围内灵活配置，输出基带信号数据率可在50MSPS~112KSPS的范围内变化。2系统结构本文所设计的VB-DDC用于如下图1所示的宽带数字接收机中频处理系统中，该系统硬件主要由1片FPGA：Altera公司StratixII系列的EP2S60F672C4，AD公司的宽带A/D转换器AD6645（14Bit，最高采样率达105MSPS）[2]，以及TI公司的达芬奇系列数字信号处理器：TMS320DM6437。本系统的数据流程如图1所示，A/D采样的中频模拟信号输出至FPGA，FPGA中的VB-DDC将中频信号下变频至基带，再通过McBSP接口将基带信号传给DSP进行解调、功率谱估计等数字信号处理，最后DSP再将结果通过以太网送至上位机PC进行显示。同时，VB-DDC可通过McBSP接口接受上位机PC传来的配置参数，实现DDC的动态配置。A/DAD6645FPGAEP2S60F672C4DSPDM6437中频信号McBSP接口100M以太网时钟100MHz图1宽带数字接收机中频部分本文主要讨论该系统中的FPGA部分，其内部各模块框图如图2所示。由图可见，本设计中的VB-DDC可根据处理信号带宽要求，灵活选择下变频器结构为传统下变频结构的窄带DDC或者基于多相滤波结构的宽带DDC，或者联合使用两种结构。图2FPGA内部模块框图3数字下变频技术1)数字下变频中的频谱搬移数字下变频的理论模型如图3所示，主要功能为以下三方面：第一，数字混频器将A/D采样的数字中频信号和数控振荡器（NCO）产生的正交本振信号相乘，将特定频率的中频信号下变频至基带；第二，低通滤波以滤除带外噪声，提取有用信号；第三，改变采样速率，降低输出数据率，以利于后级DSP处理。抽取因子变化范围越大（本设计抽取因子为2~896），则可设计实现宽带或窄带VB-DDC的灵活性越高。()xncos()Cnsin()Cn图3数字下变频理论模型数字下变频对输入实信号的频谱搬移过程如图4所示，其中图4（c）中的阴影部分为图2中低通滤波后信号（d）的频谱。()jXe()jXe()jXe111212221图4数字下变频完成的频谱搬移2)数字下变频器两种典型结构a)传统窄带数字下变频结构图5传统窄带数字下变频结构传统的窄带数字下变频结构如图5所示，这种结构也是目前绝大多数商用数字下变频器采用的。A/D采样得到的数字中频信号输入DDC后，先与NCO产生的两路正交本振信号相乘，将数字中频信号混频到基带。由于A/D的采样速率较高(本设计中中频信号采样率sf=100MHz)，而混频后得到的数据率和采样速率是一致的（100MSPS），后级的DSP很难达到这个处理速率，因此先通过级联积分梳状滤波器（CIC）和半带滤波器（HB）进行大的抽取，使数据率快速降下来，再由FIR进行滤波。CIC滤波器的系数都为1，因此只有加减运算，没有乘法运算，硬件实现时可达到很高的处理速率，很适合作抽取系统中的第一级抽取和进行大的抽取因子的工作。但是CIC滤波器的过渡带和阻带衰减特性不是很好，通常需要采用多级CIC级联的方法加大阻带的衰减。同时由于CIC滤波器的通带很窄，使其不适合用作宽带数字下变频器。HB滤波器的滤波器系数近一半为零，可以节省近一半的乘法器，因此被作为第二级低通滤波和抽取。HB的抽取因子固定为2，特别适合采样率降低一半的要求。通过CIC和HB滤波抽取后，基带信号由最初的高数据率被降到较低的速率，适于后级DSP处理。FIR滤波器的主要用途是对整个信道进行整形滤波。b)基于多相滤波的宽带数字下变频结构多相滤波结构是一种高效的FIR实现方式，其基本原理如下[3]。在FIR滤波器中，转移函数为：nnHzhnz(1)对（1）重新组合得：10()()()DkknHzzhnDkzDn(2)令(3)10,0,1,...1DnknEzhnDkzkD将（3）式代入（2）式可得：(4)10DkDkkHzzEz式（4）即为的多相滤波表达式。若将其和抽取器相结合，则可得抽取器多相滤波的高效结构如图6所示。()Hz由图可见，此种结构的滤波在抽取之后进行，可大大降低对硬件的速度要求。在多相滤波结构中，滤波器阶数由原来的转移函数的N个减少到现在每个分支上的个，可以减少滤波运算的累积误差，提高运算精度。/ND多相滤波结构的数字下变频器在抽取倍数D很大时，所需低通滤波器阶数会很高，需要很多乘法器单元，乃至无法实现。所以本文结合了多相滤波结构与传统窄带数字下变频结构各自的优点，实现了在现有硬件条件下性能与资源的平衡。1z1z1zxnynDDD1Ez0Ez1DEz图6抽取器多相滤波的高效结构4基于CORDIC算法的NCO模块NCO的主要功能就是产生一个理想的频率可变的正弦或余弦序列。数学表达式如下：()cos(2),0,1,2...LOSfSnnnf(5)式中LOf为本振频率;Sf为DDC输入信号的中频信号采样频率。在本设计中，LOf要求动态可变，Sf为100MHz。输入中频信号与其相乘完成混频运算。Altera推荐使用现成的或经过测试的宏功能模块、IP内核，用来增强已有的HDL的设计方法。所以本设计的NCO使用Altera提供的NCOIP内核，基于CORDIC算法实现以节省RAM资源。当NCO输出本振频率为32.4MHz时，输出信号的频率响应如图7所示。由图可见，NCO输出信号的质量是令人满意的。数字混频器即乘法器使用硬件乘法器单元，其速度比LE搭建的乘法器有较大优势，能够满足100MHz的运算速度要求。NCO部分的实现如图8所示，A/D送来的14bits精度的输入信号与NCO产生的18bits正弦样本信号和余弦样本信号以100MHz的速率相乘，就完成了输入信号与本振信号的混频运算，输出为32bits有符号数I、Q。NCO的频率分辨率计算公式为：2bsLOnff(6)其中为相位累加器位宽，当设计满足频率分辨率小于1Hz时，，因此相位累加字（phi_inc_i）宽度取27bits,输出本振信号的频率bnog622l()log(10010)26.58bsnf通过改变相位累加的值可以改变NCOLOf，其计算公式为：__2bnLOfphiinci。例如，当NCO输出本振频率为32.4MHzsf时,627632.410__24348654410010phiinci。下面对NCO部分进行仿真，仿真时先使用MATLAB产生一中频32.4MHz，采样率100MHz，带宽为5MHz的线性调频（LFM）信号，在Modelsim中功能仿真果如图10所示。图11为MATLAB仿真的经理想NCO混结果如图9所示，图中indata为14bits输入中频信号，IJ、QJ为NCO输出信号I、Q截取高24bits。将NCO模块经Modelsim功能仿真混频后输出信号IJ、QJ数据导出至MATLAB中进行频域分析结混频后的输出信号频谱。通过对比，使用Altera提供的NCOIP内核的频效果非常理想。图7NCO输出本振信号频率响应图8NCO部分FPGA实现框图图9NCO模块仿真波形图图10Modelsim仿真NCO混频后输出信号频图11MATLAB仿真NCO混频后输出信号频谱5窄带滤波器组模块窄带滤波器组模块基于传统数字下变频结构，其内部框图如下图12所示。为了实现滤波器组处理带宽可变，HB及FIR滤波器的滤波器系数均可变，并且CIC滤波器的抽取因子可以在2~32范围内灵活选择，FIR滤波器输出后也可选择直接输出至下级或者2倍抽取后输出至下级。这样窄带滤波器组总的抽取因子可在4~128范围内变化，即可根据信号处理带宽使输出