基于FPGA的宽频带数字锁相环的设计与实现

基于FPGA的宽频带数字锁相环的设计与实现专业：电子信息工程答辩人：吴鹏指导老师：郝保明内容纲要课题背景和研究应用设计任务数字锁相环的工作原理数字锁相环的各个模块设计关于改进型XOR鉴相器DPLL的原理图宽频带DPLL频率捕获电路原理图仿真波形课题背景锁相的概念是在19世纪30年代提出的，而且很快在电子学和通信领域中获得广泛应用。锁相环最初用于改善电视接收机的行同步和帧同步，以提高抗干扰能力。随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。20世纪60年代初随着数字通信系统的发展，出现数字锁相环，其应用相当广泛，例如为相干解调提取参考载波，建立位同步等。数字锁相环也以其独特的优点在很多方面取代了模拟锁相环。数字锁相环具有以下优点：广泛采用逻辑门电路，触发电路和其他数字电路，因而受干扰影响小；可靠性高；便于集成化和小型化；中心频率可调等。避免了模拟锁相环的一些固有缺点。研究应用锁相环在通信，雷达测量和自动化控制等领域应用极为广泛，已经成为各种电子设备中必可少的基本部件。随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。锁相环技术在众多领域得到了广泛的英用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。设计任务本设计是在FPGA上设计数字锁相环，选用的是Altera公司开发的的QuartusⅡ9.0作为软件开发平台，采用自上而下的设计方法，将数字锁相环（DPLL）分成了鉴相器（DPD）模块，数字环路滤波器（DLF）模块，数控振荡器（DCO）模块和除Ｎ分频。最后将用VHDL语言编写好的程序通过QuartusⅡ9.0软件仿真，验证设计的正确性。本文主要解决“捕获带宽”和“捕获时间”相互冲突的问题，采用可控数模分频器实现数字锁相环中宽带频率的捕获方法与实现过程。数字锁相环的构成及其工作原理全数字锁相环路(DPLL)的基本结构主要由鉴相器DPD、数字环路滤波器DLF、脉冲加减电路(数控振荡器DCO)和分频器(可控变模N)4部分构成。数字鉴相器采用一种改进型异或门鉴相器，它输出一个表示本地恢复时钟超前或滞后于输入信号的相位误差。如果本地恢复时钟超前于输入信号时，则超前/滞后脉冲UD输出为输出为高电平，反之则为低电平。可见，在输出信号fout为超前、滞后或者同步于fin时候，PE的脉冲前沿距离fin的上升沿相位是不等的。数控振荡器的原理功能：产生同步时钟信号，本文中使用的是可变模式分频器。同时数控振荡器可由一个可逆计数器来实现。数字环路滤波器（DLF）作用是控制噪声和高频分量同时消除鉴相器的相位差信号PE中的高频成分，并且控制着环路相位校正的速度与精度，并且对环路的校正速度起调节作用，来保证环路性能的稳定。实际上可用一变模可逆计数器（设模数为K）来实现。计数器模值K的取值可根据输入信号的相位抖动而定，加大模值K，提高DPLL抗噪功能但导致捕获时间较长和捕获带宽较窄；减小模值K，可以缩短捕获时间，扩展捕获带宽，但降低抗噪声功能。本文设计K模值为4，初始时刻计数器初值为K/2=2，这样可以使DPLL捕捉速度很快。数字环路滤波器除N分频器N分频器是把脉冲加减电路的输出信号在做N分频，通过不断调整N值的大小，使分频器的输出信号能与输入信号的相位保持同步，以达到锁相环的稳定，从而使得整个环路得到输出信号，所以通过改变分频值N就能够获取不一样的环路中心频率。关于改进型XOR鉴相器原理图改进型XOR鉴相器DPLL仿真结果宽频带DPLL频率捕获电路原理图将改进型异或门鉴相器原理图与宽频带DPLL频率捕获原理图二者合并，就是完整的宽频带DPLL数据电路。测得输入信号fin的周期信号time[3..0]被送往锁相环分频器lpm_counter2,去控制数控振荡器的输出振荡频率。该宽频带DPLL电路的最高捕获频率fcmax=fclk/4,最低频率fcmin=fclk/4M。M为N分频器的最大取值。本文设计中，fclk=64MHz，M=16。所以锁相环的频率理论捕获范围应该在16~1MHz,对应的输入码流速率为32~2MHz。下面分别是当fin=16MHz和fin=1.6MHz时候的波形图。当fin=16MHz时候仿真波形当fin=1.6MHz时候的仿真波形结论根据仿真结果可以实现稳定锁相的最低频率1.2MHz，比理论值1MHz略高，可实现最高锁相频率为16MHz，捕获时间为一个fin的周期。由上面可知：成功实现了捕获时间低而捕获带宽又在一定程度上变得相当宽的全数字锁相环，相对解决了“捕获带宽”和“捕获时间”相互矛盾冲突的问题。