安工大数字逻辑实验报告

《数字逻辑》实验报告指导老师：陶陶学号：139074083姓名：李瑞贤班级：计133班日期：2015.5.28实验一名称：3-8译码设计一、实验任务设计一个3-8译码器。二、填写表格ABCLED0LED1LED2LED3LED4LED5LED6LED7000亮灭灭灭灭灭灭灭100灭灭灭灭亮灭灭灭010灭灭亮灭灭灭灭灭110灭灭灭灭灭灭亮灭001灭亮灭灭灭灭灭灭101灭灭灭灭灭亮灭灭011灭灭灭亮灭灭灭灭111灭灭灭灭灭灭灭亮三、实验原理图：三八译码器由三个输入端编码，输出有八个输出端。用与门以及非门通过“导线”连接而成。四、实验步骤：1)打开软件max+plus2，建立新目标文件开始画图。并保存原图，设置项目指向。2)选择芯片类型本实验选择EPF10K10LC84-3芯片3)编译配置4)时序仿真：由仿真结果可以看出，本实验仿真成功。五、错误分析：连线时，线条不能连接到器件内部，否则会出现编译错误。同时，添加激励脉冲时a，b，c分别为2倍的关系。加错激励信号结果也将不正确。实验二名称：全加全减器设计一、实验任务设计并实现一个一位全加全减器。二、实验原理图a，b，c为三个输入端，分别输入0或者1，m为控制端当m=1是全减器，m=0时是全加器，输出端s表示结果，y代表进位或借位。三、实验步骤：1）打开软件max+plus2，建立新目标文件开始画图。并保存原图，设置项目指向。2）选择芯片类型本实验选择EPF10K10LC84-3芯片3）编译配置4）时序仿真：由仿真结果可以看出，全加全减器仿真成功。实验三7段显示译码器的优化实现1.设计电路及说明电路如下：设计：由7段译码器的特性可以做出真值表，由真值表可推出输出项与输入项的逻辑函数表达式（表达式中输入项应尽量少，便于设计电路），由逻辑表达式可以设计电路实现，书中输出项直接由输入项组合而成，中间过程可由4线-16出译码器代替。输入项：A3、、B、A；4线-16出输出项：Y0、Y2，，，，Y15。其中01239012380123701236012350123401233012320123101230AAAAYAAAAYAAAAYAAAAYAAAAYAAAAYAAAAYAAAAYAAAAYAAAAYY10=0223AAAAY11=0223AAAAY12=AAAA0123Y13=0123AAAAY14=0123AAAAY15=0223AAAA可得：译码器输出项a=Y0+Y5+Y13b=Y13+Y9c=Y10+Y2d=Y1+Y5+Y13+Y7+Y15e=A0+Y5+Y13f=Y1+Y7+Y15+12AAg=Y0+Y1+Y7+Y152.软件仿真结果：3.硬件仿真结论：在硬件上连好模拟电路，由LED灯是否亮检测结果第一次不符合实际，经检查后因为器件的编程下载对象选错，改正后结果符合真值表，得到全加器/全减器电路。实验四扫描显示电路的驱动评阅人：评阅日期：年月日成绩一、实验目的1、了解8位7段数码管显示模块的工作原理，采用HDL（硬件描述语言）设计标准扫描驱动电路模块，为后续实验做准备。2、初步掌握逻辑电路的层次式设计方法。三、实验内容1.用拨码开关产生8421BCD码，用EPLD产生字形编码电路和扫描驱动电路，然后进行仿真，观察波形，正确后进行设计实现，适配划分。调节时钟频率，感受“扫描”的过程，并观察字符亮度和显示刷新的效果。2.编一个简单的从0~F轮换显示十六进制数的电路。四、实验原理4位拨码开关提供8421BCD码，经译码电路后成为7段数码管的字形显示驱动信号（A……G）。扫描电路通过可调时钟输出片选地址SEL[3..0]。由SEL[3..0]和（A……G）决定8位中的哪一位显示和显示什么字形。SEL[3..0]变化的快慢决定了扫描频率的快慢。五、实验报告1、一个7段数码管可产生多少种字符，产生所有字符需要多少根译码的信号线。答：一个7段数码管可产生2^7=128种字符,产生所有字符至少需要7根被译码信号线。但假如只编译0-F，16个字符，则至少只需要4根被译码信号线2、你在实验中采用的扫描频率是多少？答：最低扫描频率为256Hz，我采用的扫描频率是265Hz3、结合本实验，简述逻辑电路的层次式设计方法的基本步骤。答：4、实验中存在的问题和解决方法。实验五用JK触发器设计同步8421码加法计数器评阅人：评阅日期：年月日成绩实验报告：一、实验要求1.用JK触发器设计同步8421加法计数器。2.用实验十一的“扫描显示电路”进行显示，具体连线根据每个实验内容完成时的管脚划分和定义，同相应的输入、输出接口功能模块连接。3.实验结果由指导教师现场检查。1、按照同步时序电路的设计方法写出设计过程，画出逻辑图。（1）确定触发器的个数。首先根据状态的个数来确定所需要触发器的个数，如给定的状态个数为n，由应满足n≤2K,K为实现这来状态所需要的触发器的个数。（实际使用时可能给定的状态中存在冗余项，这时一般还须对状态进行化简。）（2）列出状态转移真值表。根据状态列出状态转移真值表，也称状态表、状态转移表。（3）触发器选型。选择合适的触发器JK-FF。根据状态图和给出的触发器的型号写出其输入方程，通常在写输入方程时须对其进行化简，以使电路更简单。（4）.求出输出方程。根据状态表，求出输出逻辑函数Z的输出方程，还过有些电路没有独立的输出，这一步就省了。(5)画出逻辑图。根据输入方程、输出方程画出逻辑电路图。（6）讨论设计的电路能否自启动。在设计的电路中可能出现一些无关的状态，这些状态能否经过若干个时钟脉冲后进行有效的状态。2、画出包含仿真方案的总体逻辑图（可以分层描述）3、实验中存在的问题和解决方法答：时序逻辑器件的清零端和置1端。如果是低电平有效，则正常工作时这两端都接1。反之如果是高电平有效，则正常工作时这两端都接0实验六用74LS161采用清零和置数法组成六十进制和二十四进制计数器一、实验要求1.用74LS161采用清零和置数法组成六十进制和二十四进制计数器。2.具体连线根据每个实验内容完成时的管脚划分和定义，同相应的输入、输出接口功能模块连接。3.实验结果由指导教师现场检查。说明：计数时钟频率CKCNT0.5Hz；扫描时钟频率CLKDSP40Hz。1、写出74161的功能表，并指出此功能表能给出那些对实现模数变换有用的信息。2、画出你实现的六十进制和二十四进制计数器的连线图。60243、根据软件仿真结果画出仿真波形（要反映计数循环）。60244、实验中存在的问题和解决方法。实验八字节锁存器一、实验要求1.设计一个字节锁存器。2.实验结果由指导教师现场检查。二、实验报告实验九利用参数模块化库实现ROM一、实验要求1.设计一个256X8的ROM。2.实验结果由指导教师现场检查。二、实验原理1、进入原理图编辑界面，从mega_lpm元件库中选择lpm_rom。4、硬件仿真方案。给定任何一个8位地址，可以从ROM中读出一个字节，这个字节需要用2个LED数码管来显示，这两个LED必须分时驱动。可以用AHDL设计一个半字节分离电路，负责将一个字节的内容拆成2个半字节，每个半字节是一个16进制数，经过7段译码器deled的处理，可以用一个LED数码管显示。此半字节分离电路受一个控制信号sel0的控制，当sel0=0输出低四位，当sel0=1输出高四位。为实现刷新显示，此sel0信号可以由一个T’FF产生，当sel0在时钟控制下反复出现0-1-0-1时，即可重复显示低4位-高四位-低4位-高四位。只要时钟频率足够高，就可看到一个字节的完整显示效果。至于选择哪两个LED数码管显示，简单的办法可以让驱动8字形数码管所需的sel2,sel1固定接高电平或固定接低电平，而将T’FF的输出提供给驱动8字形数码管所需的sel0。这样，就意味着选择最左边（sel2sel1sel0=110,111）或最右边(sel2sel1sel0=000,001)的的2个数码管显示ROM内容。此方案的优点：结果判读直观缺点：附加电路稍复杂。层次式显示：rom256_8_led.gdf：字节半字节分离电路half_byte的AHDL描述：subdesignhalf_byte(din[7..0]:input;sel0:input;dout[3..0]:output;)beginif!sel0thendout[3..0]=din[3..0];elsedout[3..0]=din[7..4];endif;end;评阅人：评阅日期：年月日成绩实验报告：1、写出你在实验中自定义的存储器初始化文件（.mif文件）的内容（要求与示例不同）DEPTH=256;%Memorydepthandwidtharerequired%WIDTH=8;%Enteradecimalnumber%ADDRESS_RADIX=HEX;%Addressandvalueradixesareoptional%DATA_RADIX=HEX;%EnterBIN,DEC,HEX,orOCT;unless%%otherwisespecified,radixes=HEX%--Specifyvaluesforaddresses,whichcanbesingleaddressorrangeCONTENTBEGIN[0..F]:00;%Range--addressfrom0toF=00%[10..1F]:11;%Range--addressfrom10to1F=11%[20..2F]:22;%Range--addressfrom20to2F=22%[30..3F]:33;%Range--addressfrom30to3F=33%[40..4F]:44;%Range--addressfrom40to4F=44%[50..5F]:55;%Range--addressfrom50to5F=55%[60..6F]:66;%Range--addressfrom60to6F=66%[70..7F]:77;%Range--addressfrom70to7F=77%[80..8F]:88;%Range--addressfrom80to8F=88%[90..9F]:99;%Range--addressfrom90to9F=99%[A0..AF]:AA;%Range--addressfromA0toAF=AA%[B0..BF]:BB;%Range--addressfromB0toBF=BB%[C0..CF]:CC;%Range--addressfromC0toCF=CC%[D0..DF]:DD;%Range--addressfromD0toDF=DD%[E0..EF]:EE;%Range--addressfromE0toEF=EE%[F0..FF]:FF;%Range--addressfromF0toFF=FF%END2、假定要用LPM_ROM实现4位二进制码到典型gray码的转换，请你画出ROM阵列图，确定ROM容量，并由此给出LPM_ROM的配置参数和.mif文件内容。容量为2^4*4Mif文件：DEPTH=16；WIDTH=43、实验存在的问题和解决方法。不同的rom需要设置不同的参数实验九任意整数分频器设计实验内容通过File-New新建一个VerilogHDLFile，输入图4和图5所示内容（//引导的注释可不输），并存盘为int_div.v，并加入工程（也可直接将提供的int_div.v作为元件加入到工程中）。这是一个任意整数分频模块//*******************************************************////任意整数分频模块////*******************************************************////功能：对输入时钟clock进行F_DIV倍分频后输出clk_out。//其中F_DIV为分频系数，分频系数范围为1~2^n(n=F_DIV_WIDTH)//若要改变分频系数，改变参