加法计数器

程序设计与硬件实验设计含异步清0和同步时钟使能的加法计数器KX康芯科技LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10ISPORT(CLK,RST,EN:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT:OUTSTD_LOGIC);ENDCNT10;ARCHITECTUREbehavOFCNT10ISBEGINPROCESS(CLK,RST,EN)VARIABLECQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFRST='1'THENCQI:=(OTHERS='0');--计数器异步复位ELSIFCLK'EVENTANDCLK='1'THEN--检测时钟上升沿IFEN='1'THEN--检测是否允许计数（同步使能）IFCQI9THENCQI:=CQI+1;--允许计数,检测是否小于9ELSECQI:=(OTHERS='0');--大于9，计数值清零ENDIF;ENDIF;ENDIF;IFCQI=9THENCOUT='1';--计数大于9，输出进位信号ELSECOUT='0';ENDIF;CQ=CQI;--将计数值向端口输出ENDPROCESS;ENDbehav;设计含异步清0和同步时钟使能的加法计数器KX康芯科技模式5的电路结构数码管1显示4位二进制计数输出在FPGA外部的7段译码器发光管D1显示计数溢出。当计到9时溢出模式选择“5”键2控制RST，低电平允许计数。接于FPGA的PIO1端。键1控制EN，高电平允许计数电平输出指示,亮为输出高电平，否则是低电平计数时钟CLK接clock2：pinM1KX康芯科技KX康芯科技查表：“GW48EDA系统实验信号名与芯片引脚对照表”决定引脚号计数时钟CLK接clock2：pinM1计数使能EN接PIO0pinAB15，对应模式5的键1复位RST接pinAB14，对应模式5的键2计数溢出COUT接pinJ14，对应模式5的发光管D14位计数输出接PIO19-16共4位，对应模式5的数码管1，分别对应pinL17、K22、K21、K18目标芯片注意，通过查表“GW48EDA系统实验信号名与芯片引脚对照表”来确定引脚号的方法如上页所示，以后的实验课件中不再提及此方法。KX康芯科技GW48系统右下方Clock2接入2Hz，进入CLK2KX康芯科技模式选择“5”键2控制RST，低电平允许计数键1控制EN，高电平允许计数“4”进位数显示使用嵌入式逻辑分析仪SignalTapII进行实时测试KX康芯科技其余设置默认！用一根线将65536Hz引入clock2口，以便作为逻辑分析仪采样时钟KX康芯科技SignalTapII设置测试项目取名cnts在本栏中加入需要观察的信号名进位输出计数输出计数内部寄存设置下载口扫描实验板上的FPGA下载按纽含有SignalTapII的下载文件选择计数器时钟作为此逻辑分析仪的采样时钟选择采样深度选择触发位置选择触发器数量选择触发信号为EN选择此触发信号的触发方式KX康芯科技将SignalTapII设置窗文件存盘后设置选择这里选择使能选择已设置好并存盘的SignalTapII文件名KX康芯科技再全程编译一次，将SignalTapII与计数器一同生成下载文件注意，耗用的逻辑宏单元数增加到313个KX康芯科技下载并启动含有SignalTapII的计数器文件先点击这里用此键扫描，了解与实验板的连接情况下载文件于实验板上的FPGA实验板上FPGA的型号再点击这里，启动采样！使连续采样KX康芯科技通过实验系统上FPGA的JTAG口测的计数器计数的实时信号波形计数溢出信号将计数器设计文件烧写到实验板上FPGA的配置器件EPCS中，实现掉电保护KX康芯科技文件设置AS编程模式选择EPCS1选择POF文件为压缩文件KX康芯科技关闭SignalTapII，从设计中删除此模块禁止使用SignalTapIIKX康芯科技再全程编译一次，消去SignalTapIIKX康芯科技实验4-3.设计含异步清0和同步时钟使能的加法计数器注意选择AS下载模式注意，现在是ByteblasterII下载口注意下载文件与路径注意选择3个勾擦除空白检查编程！校验！给出器件ID号启动FPGA，进入正常工作！开始下载！编程信息！