第4章 QuartusII应用向导

EDA技术实用教程第4章QuartusII应用向导4.1基本设计流程4.1.1建立工作库文件夹和编辑设计文件⑴新建一个文件夹⑵输入源程序⑶文件存盘4.1基本设计流程4.1.1建立工作库文件夹和编辑设计文件⑴新建一个文件夹⑵输入源程序⑶文件存盘4.1基本设计流程4.1.2创建工程⑴打开并建立新工程管理窗口4.1基本设计流程4.1.2创建工程⑵将设计文件加入工程中4.1基本设计流程4.1.2创建工程⑶选择目标芯片4.1基本设计流程4.1.2创建工程⑷工具设置⑸结束设置4.1基本设计流程4.1.3编译前设置⑴选择FPGA目标芯片⑵选择配置器件的工作方式4.1基本设计流程4.1.3编译前设置⑶选择配置器件和编程方式⑷选择目标器件引脚端口状态⑸选择确认VHDL语言版本4.1基本设计流程4.1.4全程编译4.1基本设计流程4.1.5时序仿真⑴打开波形编辑器4.1基本设计流程4.1.5时序仿真⑵设置仿真时间区域⑶波形文件存盘4.1基本设计流程4.1.5时序仿真⑷将工程CNT10的端口信号节点选入波形编辑器中4.1基本设计流程4.1.5时序仿真⑷将工程CNT10的端口信号节点选入波形编辑器中4.1基本设计流程4.1.5时序仿真⑸编辑输入波形(输入激励信号)4.1基本设计流程4.1.5时序仿真⑹总线数据格式设置和参数设置4.1基本设计流程4.1.5时序仿真⑹总线数据格式设置和参数设置4.1基本设计流程4.1.5时序仿真⑹总线数据格式设置和参数设置4.1基本设计流程4.1.5时序仿真⑺仿真器参数设置4.1基本设计流程4.1.5时序仿真⑻启动仿真器⑼观察仿真结果4.1基本设计流程4.1.6应用RTL电路图观察器4.2引脚设置与硬件验证4.2.1引脚锁定4.2引脚设置与硬件验证4.2.1引脚锁定4.2引脚设置与硬件验证4.2.1引脚锁定4.2引脚设置与硬件验证4.2.1引脚锁定4.2引脚设置与硬件验证4.2.2编译文件下载4.2引脚设置与硬件验证4.2.2编译文件下载4.2引脚设置与硬件验证4.2.2编译文件下载4.2引脚设置与硬件验证4.2.3AS模式编程4.2.4JTAG间接模式编程配置器件1.将SOF文件转化为JTAG间接配置文件4.2引脚设置与硬件验证4.2引脚设置与硬件验证4.2引脚设置与硬件验证4.2.4JTAG间接模式编程配置器件1.将SOF文件转化为JTAG间接配置文件4.2引脚设置与硬件验证4.2.4JTAG间接模式编程配置器件2.下载JTAG间接配置文件4.2引脚设置与硬件验证4.2.5USB-Blaster编程配置器件使用方法4.2.6其他的锁定引脚方法4.2引脚设置与硬件验证4.2.6其他的锁定引脚方法4.3嵌入式逻辑分析仪使用方法1．打开SignalTapII编辑窗口4.3嵌入式逻辑分析仪使用方法2．调入待测信号4.3嵌入式逻辑分析仪使用方法2．调入待测信号4.3嵌入式逻辑分析仪使用方法3．SignalTapII参数设置4.3嵌入式逻辑分析仪使用方法4．文件存盘4.3嵌入式逻辑分析仪使用方法5．编译下载4.3嵌入式逻辑分析仪使用方法6．启动SignalTapII进行采样与分析4.3嵌入式逻辑分析仪使用方法6．启动SignalTapII进行采样与分析7．SignalTapII的其他设置和控制方法4.4编辑SignalTapII的触发信号4.4编辑SignalTapII的触发信号4.4编辑SignalTapII的触发信号4.5原理图输入设计方法4.5.1层次化设计流程1.为本项工程设计建立文件夹2.建立原理图文件工程和仿真4.5原理图输入设计方法4.5.1层次化设计流程2.建立原理图文件工程和仿真4.5原理图输入设计方法4.5.1层次化设计流程2.建立原理图文件工程和仿真4.5原理图输入设计方法4.5.1层次化设计流程2.建立原理图文件工程和仿真4.5原理图输入设计方法4.5.1层次化设计流程3.将设计项目设置成可调用的元件4.5原理图输入设计方法4.5.1层次化设计流程4.设计全加器顶层文件4.5原理图输入设计方法4.5.1层次化设计流程4.设计全加器顶层文件4.5原理图输入设计方法4.5.1层次化设计流程4.设计全加器顶层文件4.5原理图输入设计方法4.5.1层次化设计流程5.将设计项目进行时序仿真4.5原理图输入设计方法4.5.2应用宏模块的多层次原理图设计1.计数器设计(1)设计电路原理图(2)建立工程4.5原理图输入设计方法(2)建立工程4.5原理图输入设计方法(3)系统仿真(4)生成元件符号4.5原理图输入设计方法2.频率计主结构电路设计4.5原理图输入设计方法2.频率计主结构电路设计4.5.2应用宏模块的多层次原理图设计4.5原理图输入设计方法3.时序控制电路设计4.5.2应用宏模块的多层次原理图设计4.5原理图输入设计方法3.时序控制电路设计4.5.2应用宏模块的多层次原理图设计4.5原理图输入设计方法4.顶层电路设计4.5原理图输入设计方法4.顶层电路设计4.5.2应用宏模块的多层次原理图设计4.5原理图输入设计方法4.5.374系列宏模块逻辑功能真值表查询4.6keep属性应用4.6keep属性应用4.7SignalProbe使用方法4.8Settings设置（1）修改工程设置。（2）指定HDL设置。（3）指定时序设置。（4）指定编译器设置。（5）指定仿真器设置。（6）指定软件构建设置。（7）指定HardCopy时序设置。4.9适配器Fitter设置4.10HDL版本设置及Analysis&Synthesis功能Analysis&Synthesis构建单个工程数据库，将所有设计文件集成在设计实体或工程层次结构中。编译报告窗口和Report窗口的信息区域显示出Analysis&Synthesis生成的任何信息。Status窗口记录工程编译期间在Analysis&Synthesis中处理所花的时间。4.11ChipPlanner应用4.11.1ChipPlanner应用实例4.11ChipPlanner应用4.11.1ChipPlanner应用实例4.11ChipPlanner应用4.11.2ChipPlanner功能说明4.11ChipPlanner应用4.11.2ChipPlanner功能说明4.11ChipPlanner应用4.11.3利用ChangeManager检测底层逻辑（1）更改编号。（2）节点名称（NodeName）。（3）更改类型（ChangeType）。（4）旧值（OldValue）。（5）目标值（TargetValue）。（6）当前值（CurrentValue）。（7）用户添加的有关ECO更改的备注。（8）状态（Status）1、待定2、已应用3、无效4、未应用4.12SynplifyPro的应用及其与QuartusII接口4.12.1SynplifyPro设计指南1．启动Synplify4.12SynplifyPro的应用及其与QuartusII接口4.12.1SynplifyPro设计指南2．创建工程4.12SynplifyPro的应用及其与QuartusII接口4.12.1SynplifyPro设计指南3．加入源文件4．选择顶层文件5．设置工程属性4.12SynplifyPro的应用及其与QuartusII接口4.12.1SynplifyPro设计指南6．综合前设置约束7．综合8．检测结果4.12SynplifyPro的应用及其与QuartusII接口4.12.2SynplifyPro与QuartusII的接口方法4.12SynplifyPro的应用及其与QuartusII接口4.12.2SynplifyPro与QuartusII的接口方法1．Synplify软件路径设置4.12SynplifyPro的应用及其与QuartusII接口4.12.2SynplifyPro与QuartusII的接口方法2．设置SynplifyPro综合器习题4-1归纳利用QuartusII进行VHDL文本输入设计的流程：从文件输入一直到SignalTapII测试。4-2由图4-35和图4-36，详细说明工程CNT10的硬件工作情况。4-3如何为设计中的SignalTapII加入独立采样时钟？试给出完整的程序和对它的实测结果。4-4参考QuartusII的Help，详细说明Assignments菜单中Settings对话框的功能。(1)说明其中的TimingRequirements&Qptions的功能、使用方法和检测途径。(2)说明其中的CompilationProcess的功能和使用方法。(3)说明Analysis&SynthesisSetting的功能和使用方法，以及其中的SynthesisNetlistOptimization的功能和使用方法。(4)说明FitterSettings中的DesignAssistant和Simulator功能，举例说明它们的使用方法。4-5概述Assignments菜单中AssignmentEditor的功能，举例说明。习题4-6用74148和与非门实现8421BCD优先编码器，用三片74139组成一个5-24译码器。4-7用74283加法器和逻辑门设计实现一位8421BCD码加法器电路，输入输出均是BCD码，CI为低位的进位信号，CO为高位的进位信号，输入为两个1位十进制数A，输出用S表示。4-8用原理图输入方式设计一个7人表决电路，参加表决者7人，同意为1，不同意为0，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。4-9基于原理图输入方式，用D触发器构成按循环码(000-001-011-111-101-100-000)规律工作的六进制同步计数器。4-10基于原理图输入方式，应用4位全加器和74374构成4位二进制加法计数器。如果使用74299、74373、D触发器和非门来完成上述功能，应该有怎样的电路？4-11用一片74163和两片74138构成一个具有12路脉冲输出的数据分配器。要求在原理图上标明第1路到第12路输出的位置。若改用一片74195代替以上的74163，试完成同样的设计。4-12用同步时序电路对串行二进制输入进行奇偶校验，每检测5位输入，输出一个结果。当5位输入中1的数目为奇数时，在最后一位的时刻输出1。4-13用7490设计模为872的计数器，且输出的个位、十位、百位都应符合8421码权重。实验与设计4-1设计含异步清零和同步加载与时钟使能的计数器(1)实验目的：(2)实验原理：(3)实验内容1：(4)实验内容2：(5)实验内容3：(6)实验内容4：(7)实验内容5：实验与设计(8)实验内容6：(9)实验内容7：(10)实验报告：实验与设计4-24选1多路选择器设计实验(1)实验目的：(2)实验内容1：(3)实验内容2：(4)实验内容3：(5)实验报告：对于5E+系统的演示，下载/KX_7C5EE+/EXPERIMENTs/EXP0_MUX41/MUX41B。分别按下或放开键K1，K2，蜂鸣器将发出4种不同声音。实验与设计4-4十六进制7段数码显示译码器设计(1)实验目的：(2)实验原理：实验与设计(3)实验内容1：(4)实验内容2：(5)实验内容3：(6)实验内容4：实验与设计4-5原理图输入法设计8位十进制显示的频率计(1)实验目的：(2)原理说明：(3)实验内容1：(4)实验内容2：(5)实验内容3：5E+系统的演示示例：/KX_7C5EE+/EXPERIMENTs/EXP10_FTEST_6LED/CNT6B。实验与设计4-6数码扫描显示电路设计（1）实验目的：（2）实验原理：（3）实验内容：演示示例：/KX_7C5EE+/EXPERIMENTs/EXP29_SCAN_LED/SCAN_LED。VHDL层次描述应注意：1、如果设计项目由多个VHDL文件组成，应先对低层次文件分别进行编辑、设置成工程、编译、综合，乃至仿真测试，通过后以备后用。2、最后将顶层文件（存在同一目录中）设置为工程，统一处理，这时顶