4.1触发器-触发器概述

一、触发器概述1.基本性质：它有两个稳定的工作状态，一个是“0”态，即输出Q＝0，＝1；另一个是“1”态，即输出Q＝1，＝0。当无外界信号作用时，触发器状态维持不变。在一定的外界信号作用时，触发器可以从一个稳态翻转到另一个稳态，当外界信号消失后，能保持更新后的状态。总之，触发器是一种能记忆一位二进制数的存储单元。由它可以构造计数器、寄存器、移位寄存器等时序逻辑电路。按结构形式可以分为没有钟控的基本触发器和有钟控的时钟触发器。按逻辑功能还可以分为RS触发器、D触发器、JK触发器和D触发器。2.基本RS触发器由两个与非门交叉耦合构成。逻辑图如图4－1(a）所示，惯用符号如图4－1(b）所示。工作原理：＝＝1时，不管初态如何，触发器状态将保持不变。＝0,＝1时，不管初态如何，门2的输出＝1，使门1的输出Q＝0，即此时触发器维持“0”态，称为直接置“0”端。＝1,＝0时，不管初态如何，门1的输出Q＝1，使门2的输出＝0，即此时触发器维持“1”态，称为直接置“1”端。＝＝0时，不管初态如何，两与非门的输出均为“1”，此时的状态称非法状态。之后，如、变为“1”时，由于翻转速度的差异，触发器的最终状态是无法确定的。正常工作时不允许出现这种情况。3.触发器逻辑功能的描述方法通常有功能真值表、特性方程、激励表、状态图及时序图等方法。功能真值表：以表格的形式反映触发器从初态（接收输入信号前的状态，用表示)向次态(接收输入信号后的状态，用表示)转移的规律，也称状态转移真值表。特性方程：以表达式的形式反映触发器在输入信号作用下，次态与输入信号初态之间的逻辑关系，它可由真值表推得。激励表：又称驱动表，用表格的形式反映触发器从一个状态转到另一个状态，所需的输入条件。可由真值表转换得到，也是真值表的逆关系。状态图：又称状态转移图。它是一种以图形的方式描述触发器状态转移与输入信号之间的关系。它用圆圈表示时序电路的各种状态，用带箭头的直线表示状态转移方向，直线上方表示状态转移的条件。对于触发器来说，只需用两个圈表示“0、1”两个状态，而对其它时序电路需要多个圈表示多个状态。时序图：由时序图可以直观地分析出触发器的特性和工作状态二、时钟触发器的逻辑功能具有时钟脉冲CP输入控制端的触发器称为时钟触发器。它的状态变化不仅取决于输入信号的变化，还取决于时钟脉冲CP的作用。这样，数字系统中的多个钟控触发器可以在统一的信号控制下协调地工作。按功能划分有RS触发器、D触发器、JK触发器、T触发器。1.RS触发器电路组成如图4－2所示。两个输出端Q、，两个输入端R、S，一个时钟控制端CP。工作原理：CP=0：无论R、S取何值，维持原状态。CP=1：R＝1，S＝0时，＝0；R＝0，S＝1时，＝1；R＝S＝0时，＝；R＝S＝1时，不确定。功能真值表：如表4－1所示。激励表：如表4－2所示。根据上述分析，可以列出其特性方程：状态图：如图4－3所示。RS触发器的缺点是输入存在约束条件。2.D触发器电路组成如图4－4所示。只有一个输入端D，一个时钟控制端CP。工作原理:当CP＝0时，无论D为何值，维持原状态。当CP＝1时，若D＝0，则＝0；若D＝1，则＝1。功能真值表如表4-3所示。激励表如表4-4所示。特性方程：＝D（CP=1）状态图如图4-5所示。D触发器的优点是输入端不存在约束。3.JK触发器电路组成如图4－6所示。输入门在RS触发器的基础上添加两根反馈线，克服了约束。工作原理：当CP＝0时，不论JK为何值，维持原状态。当CP＝1时，J＝1,K＝0，不论初态如何，＝1；J＝0,K＝1，不论初态如何，＝0；J＝K＝1时，＝0，则＝1；＝1，则＝0。功能真值表如表4-5。激励表如表4-6。状态图如图4-7。4.T触发器电路组成如图4－8所示。将JK触发器的J、K端连在一起，作为一个输入端T,即是T触发器。工作原理：当CP＝0时，不论JK为何值，维持原状态不变。当CP=1时，T=0，维持原状态不变；T=1，=0，=1；=1，=0。功能真值表：如表4－7。激励表：如表4－8。状态图：如图4－9。这里介绍的四种触发器都是电位触发方式，即只有在CP＝1时，触发器才能接收信号。下面介绍这些触发器其它触发方式的结构形式，即维持阻塞触发器、边沿触发器和主从触发器三种触发器三、钟控触发器的触发方式按触发器组成结构可将时钟触发器分为四种：电位、维阻、边沿、主从四种。其中电位式触发器结构最简单，前述的四种不同功能的触发器RS、D、JK、T，是按电位式触发器来描述的。这里介绍其它结构形式的RS或D或JK或T触发器。1.电位式触发器的缺陷电位式触发器在CP为高电平期间，能接收控制输入信号。在高电平时，如果输入信号发生多次变化，触发器也会发生相应的多次翻转，这种在一个脉冲期间触发器的状态发生多于一次变化的现象，称为触发器的空翻。空翻意味着失控，即触发器的输出不能严格按时钟节拍工作，没有实用性。2.主从触发器主从触发器具有主从结构，并以双节拍方式工作，避免了空翻。这里以主从JK触发器为例进行重点讲述。电路结构见图4－10所示，它由电位式JK触发器和一个电位式RS触发器组成。下面的触发器是主触发器，它的输出Q主、主为内部输出端；上面的触发器为从触发器，它的输出Q、为总的触发器输出。主触发器的输出Q主、主相当于从触发器的输入S、R。在一个CP周期内它的工作过程分两个阶段：CP＝1期间为第一阶段，此时主触发器根据输入信号J、K改变输出Q主、主的状态，且仅改变一次，称为一次翻转现象，从触发器被封锁，状态不变。CP由10时刻为第二阶段，此时主触发器被封锁，从触发器接收，并输出Q主、主的状态。见其时序图（图4－11）所示。主从触发器的问题是抗干扰能力不强，如在高电平期间来了一个干扰信号，可能会被主触发器接收，导致触发器的错误翻转。3.边沿触发器它是在CP脉冲的跳变沿到来时刻才接收输入信号，并改变触发器的状态。这种触发器称边沿触发器。在其它时刻不接收信号。边沿触发器根据触发方式分为下降沿触发和上升沿触发两种。先介绍下降沿触发的JK触发器。在CP下降沿时刻，根据当前的J、K值，并将它们代入JK触发器的特性方程，得到触发器的次态，它是利用电路内部的时延来实现的。下图4－12，给出了下降沿触发的JK触发器的时序图。4.维持－阻塞触发器这里介绍上升沿触发的维持－阻塞D触发器。在CP上升沿时刻，触发器根据当前的输入D，反映到触发器输出端，从而改变触发器的状态，它是利用电路内部的维持阻塞线来实现状态改变的。下图4－13，给出了上升沿触发的维持－阻塞D触发器的时序图。四、常用触发器的逻辑符号上升沿触发的D触发器和下降沿触发的JK触发器是实际工程中使用得最普遍的集成触发器。它们的新标准符号如图4－14、4－15所示。符号图中的输入端、称为直接置“0”端、直接置“1”端，输入端上的圈表示低电平有效。当＝0，＝1时，触发器直接置“０”；当＝1，＝0时，触发器直接置“１”；当＝1，＝1时，触发器次态由输入端D决定；当＝0，＝0时，触发器状态不确定，所以不允许出现。符号图中CP端只有“”，表示触发器采用上升沿触发；CP端既有“”，又有“0”，表示触发器采用下降沿触发。CP端既没有“”，又没有“O”，表示采用高电平触发。时序逻辑电路在任一时刻的输出不仅与当时的输入有关，而且还与过去的电路有关。它需要存储过去时刻的状态，所以需要存储电路，由上面介绍的各类触发器构成。一、时序逻辑电路的结构时序电路一般由组合电路和存储电路两部分组成，其结构框图如下图4－16所示。图中组合逻辑电路的输入包括外输入和内输入两部分，外输入ｘ1，...，ｘｉ是整个时序电路的输入，内输入y1，...，yi是存储电路的输出，它反映时序电路过去的状态。组合电路的输出包括外输出和内输出两部分，外输出Z1，...，Zｉ是整个时序电路的输出，内输出W1,...,Wｋ是存储电路的输入。时序电路可用输出方程、驱动方程和状态方程等三组方程加以描述：输出方程：Z(tn)=F[X(tn),Y(tn)]驱动方程：W(tn)=H[X(tn),Y(tn)]状态方程：Y(tn+1)=G[W(tn),Y(tn)]说明：tn,tn+1表示当前时刻和下一时刻两个离散的相邻时间，X(tn),Y(tn),Z(tn)和W(tn)分别表示当前的外输入、内输入、外输出和内输出，Y(tn+1)表示下一时刻的内输入。二、时序逻辑电路的分类1.按触发器可将时序电路分为同步时序电路和异步时序电路。同步时序电路设置统一的时钟脉冲（CP），所有触发器的状态变化在同一个时钟脉冲的控制下同时发生。异步时序电路状态的变化直接依赖于输入脉冲，所有触发器状态变化并不同时发生。2.按电路输出与输入关系将时序电路分为Mealy（米里）型和Moore（摩尔）型。在Mealy型时序电路中，输出不仅与当前状态有关，还与当前输入有关；Moore型时序电路中，输出仅与当前状态有关，与当前输入无关，或者电路中没有输入、输出一、时序电路的分析方法1.概念：根据已知的时序逻辑电路图，从中找出状态转换及输出变化的规律，从而说明电路功能，这个过程称为时序电路的分析。2.分析方法：状态方程、状态转移表、状态图和时序图。其中状态转移表（简称状态表)是将时序电路的次态、输出与初态、输入之间的关系，用一张表格来表示。3.分析步骤：（1）确定电路类型：是同步还是异步，是Mealy型还是Moore型。（2）写出电路的输出方程和驱动方程,如果异步时序电路还要写出时钟方程。（3）将各触发器的驱动方程代入特性方程，得到各状态方程的表达式。（4）根据次态方程、输出方程列出状态转移表和状态图。（5）说明电路的逻辑功能。二、同步时序电路分析举例例：分析图4－17所示时序逻辑电路的功能。（1）三个触发器的时钟信号连在同一个时钟脉冲CP，该电路无输入，所以它是Moore型同步时序电路。（2）电路输出方程：电路驱动方程：注意:TTL电路中输出端是空,相当于接1。（3）触发器的特性方程：将上面的驱动方程代入特性方程中，得到各触发器的状态方程：（4）列出状态转移表和状态图：注意：三个触发器共有8个状态，其中有5个状态是有效状态，构成有效循环，另三个状态是无效状态。有向线段由现态指向次态，上面的“/”表示输入/输出，此电路有输出。（5）由状态图可知，每来5个脉冲状态循环一周，产生进位输出C，所以它是一个五进制同步计数器。（6）判断能否自启动:当电源开始加电或者工作中遇到外界干扰情况进入无效状态110、111,101时，在经过一个CP后可以进入有效循环。所以此电路可自启动，否则无法自启动。三、异步时序电路分析举例由于异步时序电路无统一的时钟脉冲，因此在表示状态方程时，还要列出各触发器时钟方程，某触发器状态方程所描述的逻辑功能，仅在该触发器时钟信号到来时才成立。例:分析图4-19电路的逻辑功能。（1）触发器F1,F3的时钟脉冲输入端相连后接CP，触发器F2的时钟脉冲输入端Q1。所以这是一个Moore型的异步时序电路。（2）列出触发器的驱动方程和时钟方程：（3）将各触发器的驱动方程代入JK触发器的特征方程：得出各触发器的状态方程：（4）根据次态方程和时钟方程，列出状态转移表如下：注意：当外界的CP脉冲每来一个下降沿，F1、F3都按上面的次态方程变化，只有F2需要从1变到0时，才可以按照对应的次态方程变化，它们的时间有先有后。（5）从状态图可见，每来5个脉冲，状态循环一周，所以它的有效状态有5个，无效状态有3个，它是一个能自启动的异步五进制计数器一、同步时序逻辑电路的设计方法1.时序逻辑电路设计的概念：根据设计要求，画出实现给定逻辑功能的时序电路的过程，称时序逻辑电路的设计，它是分析的逆过程。2.时序逻辑电路的设计步骤：（1）根据设计要求，建立原始状态表或状态图。（2）对原始状态表或状态图进行化简。（3）对化简后的原始状态表或状态图，进行状态分配和编码，得到二进制编码形式的状态表或状态图。（4）选定触发器类型，根据电路的状态确定所需的触发器的个数；根据状态表导出状态方程和输出方程，再推出驱动方程