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2009-12-241系统集成芯片设计（系统集成芯片设计（SOCSOC）入门）入门第五章第五章专用芯片系统设计专用芯片系统设计第十章第十章可测试结构设计可测试结构设计1大规模集成电路可测试设计的意义•芯片生产后测试……………………………1•芯片封装完成后进行电路测试…………10•集成电路装上PCB后测试………………100集成电路测试的场合及测试成本比较集成电路测试的场合及测试成本比较集成电路装上PCB后测试………………100•系统成套完成后测试………………1000•在使用现场测试………………………10000集成电路的测试通常在测试设备上进行。将被测电路放在测试仪器上，测试设备根据需要产生一系列测试输入信号，加到输入端，在电路的输出端获得输出信号。将入端，在电路的输出端获得输出信号。将测试输出与预期输出比较，如果两者相等，表明测试通过。测试结果的可靠性取决于测试信号的正确性和完整性。测试用的输入信号称为测试矢量信号或测试码。测试码的产生方法称为测试码生成，测试码可以由人工生成，也可以由计算机自动生成。对于具有n个输入的组合电路，每一个测试失量可以唯一决定一个无故障输出，因而每个测试向量都可以是一个测试。n个输入的电路，最多有2n个测试矢量。对于一个具有n个输入并且在电路内具有m个寄存器的电路，最多有2(m+n)个测试矢量。内具有m个寄存器的电路，最多有2(m+n)个测试矢量。很明显，当电路规模较大时，测试码的数目将过于庞大，使得测试变得实际上不可能进行。测试码的设计目标是希望以尽可能小的测试矢量集合，得到尽可能高的故障覆盖串。％数故障总数－不可测故障已测故障数故障覆盖率＝100×z与集成电路的内部接点相比，I/O引脚要少得多，根本无法将所有需要激励和观察的节点全部引出；z只考虑改良测试方法，测试问题将成为十分z只考虑改良测试方法，测试问题将成为十分困难的问题z在设计电路逻辑功能的同时，还为今后能够高效率地测试提供方便，这就是可测试设计设计和测试之间的墙Ohno!Functionallycorrect!We'redone!Ohno!Whatdoesthischipdo?!DesignEngineeringTestEngineering2009-12-2422可测试设计基础•故障模型•可测性分析•测试向量生成•故障模拟故障模型Faultmodeling•定义：描述由于物理原因造成逻辑功能或时序故障的抽象模型•物理原因举例－硅片的缺陷－硅片的缺陷－照相制版的缺陷－掩码时的污染－工艺过程中的不确定性－有缺陷的氧化物为了便于分析和判断故障，需要将故障的特征进行抽象和分类，把在某一层次呈现同一样效果的故障并成一类。故障模型一般分为：障模型一般分为：•功能块及故障模型•逻辑门级故障模型•晶体管级故障模型逻辑门级故障模型•固定故障(Stuck-AtFaults)•桥接故障(BridgingFaults)•固定开路故障(TransistorStuck-Open固定开路故障(TransistorStuck-OpenFaults)•时滞故障(DelayFaults)固定故障(Stuck-AtFaults)01101/0TrueResponseTestVectorFaultyResponse•仅有一条线上有固定型故障•出故障的线一直是0或者1(stuck-at-0/stuck-at-1)•故障线可能是一个门的输入或输出11/0stuck-at-0桥接故障(BridgingFaults)•两根或多根信号线连接一起造成的故障•正逻辑时实现线与功能ABfgABf•负逻辑时实现线或功能BgABfgBgABfg固定故障使电路的逻辑值出错，但不会改变电路的结构。然而桥接故障不但可能改变电路的逻辑值，而且可能改变电路的拓扑结构。例如，如果在电路的同一条通路输入端与输出端之间存在桥接故障，则形成了反馈回路，此时组合电路受成了时序电路，并可能产生振荡。2009-12-243固定开路故障(TransistorStuck-OpenFaults)0stuck-open?=previousstate•CMOS数字电路特有故障•固定故障将故障门作为组合电路处理，而固定开路故障具有时序电路的特征•固定开路故障造成输出不确定固定开路故障(TransistorStuck-OpenFaults)201stuck-open10/00Initializationvectormemory•固定开路故障需要两组测试向量memorybehaviour时滞故障(DelayFaults)•一种动态故障•一块芯片在1MHz的频率下工作正常，但可能10MHz的频率下工作就不正常了。冗余故障•除上述故障模型外，还有一种故障，要么它是不可激活的，要么是无法检测出来的，这种故障称为冗余故障。•这种故障的特点是不影响电路的逻辑功能。可测性分析•关键概念：可控制性(Controllability)、可观察性(Observability)、可测性(Testability)•如果一个故障f能够被一组测试向量发现，那么就说这个故障是具有可测性的，否则f那么就说这个故障是具有可测性的，否则f就是不可测的向量•可测性＝可控制性＋可观察性•用可测性分析来评估测试难易程度•不进行故障模拟就能定量估计测试难易程度可测性分析算法•基于传递引资法的TMES算法•CAMELOT算法•基于成本分析法的TEST/80算法基于成本分析法的TEST/80算法•SCOAP算法•基于信号概率法的PREDICT算法•STAFAN算法2009-12-244故障覆盖率•故障覆盖率T是用来衡量测试向量在测量一组给定的故障时的测试能力。T=#测试出的故障数#可测故障总数测试向量•完备的测试向量组：一组测试向量能够测试出一组故障中的所有可测试故障•衡量测试向量组的优缺是根据故障覆盖率•故障覆盖率达到95％的测试向量算合格•IBM的要求是99.9％测试向量生成算法组合电路测试•真值表•布尔差分法•D算法•PODEN算法时序电路测试时序电路的测试•和电路的初始状态相关•对不知道初始状态的电路测试-Time-frameExpansionBased:ExtendedD-algorithm(IEEETC,1971),9-VAlgorithm(IEEETC,1976),EBT(DAC,1978&1986)AC(CC1988)&1986),BACK(ICCD,1988),...-Simulation-Based:CONTEST(IEEETCAD,1989),TVSET(FTCS,1988),...•知道初始状态的电路测试-STALLION(IEEETCAD,1988),STEED(IEEETCAD,May1991),...典型的测试流程SelecttargetfaultGeneratetestNomorefaultsGeneratetestfortargetFaultsimulateDiscarddetectedfaultsDone故障模拟(FaultSimulation)•评估测试向量组•帮助测试向量的生成•构建故障字典•分析电路在特定故障下的可操作性2009-12-245故障模拟概念FaultyCircuit#2(B/1)FaultyCircuit#F(D/0)Patterns(Sequences)(Vectors)ResponseComparisonDetected?Fault-freeCircuitFaultyCircuit#1(A/0)PrimaryInputs(PIs)PrimaryOutputs(POs)Detected?ABCD常用的故障模拟方法•并行故障模拟(ParallelFaultSimulation)•演绎故障模拟(DeductiveSimulation)•同时故障模拟(ConcurrentSimulation)()3可测性结构设计可测性设计要注意的几个问题•测试向量尽量要少•容易生成测试向量•测试向量生成时间少•对其他电路的影响要小可测试设计(DesignForTestability,DFT)方法•专门设计方法(Ad-hocTesting)•扫描设计方法(Scan-typeTesting)•内建自测试设计方法(Built-InSelf-Test)*没有那个可测试设计方法可以单独解决所有的测试问题*没有那个可测试设计方法可以对所有特定的电路有效扫描设计方法•可提供较高质量的测试向量•可使测试设计自动化•全面缩短测试运行时间•需要额外的硬件开销电平敏感扫描设计•Level-SensitiveScanDesign(LSSD)•IBM首创•基本原则电平触发代替边沿触发克服竞争问题－电平触发代替边沿触发，克服竞争问题－所有寄存器都可以被转变成串行移位寄存器•基本单元：移位寄存器SRL(ShiftRegisterLatch)2009-12-246内建自测试设计方法•Built-InSelf-Test(BIST)•芯片内部由伪随机序列发生器产生测试向量，并进行分析•伪随机序列发生器是一个线性反馈移位寄存器LFSR(LinearFeedbackShiftRegisters)线性反馈移位寄存器LFSRD1D2D3D4+Type1D1D2D4+Type2D3D是D触发器BIST的优点•减少输入输出脚上的通讯量•可以使电路初始化和观测更简单•尽可能地排除了不同测试方式的生成•等到公正的故障覆盖率和经典故障模型•减少测试时间•可以在烧写电路的时候进行测试系统级测试技术－边界扫描测试技术•BoundaryScanTest•昀广泛的系统级测试技术•历史1988–JointTestActionGroup(JTAG)proposedBoundaryScanStandard19901990–BoundaryScanapprovedasIEEEStd.1149.1-1990–BoundaryScanDescriptionLanguage(BSDL)proposedbyHP1993–1149.1a-1993approvedtoreplace1149.1-19901994–1149.1bBSDLapproved1995–1149.5approved•IEEE1149.1标准又称为JTAG应用目标JTAG可以用在：1、芯片内2、芯片间通讯3、模块内4、模块间通讯5、子系统6、系统7、多芯片模块2009-12-247带JTAG的芯片基本结构I/OPinsI/OPinsBoundaryScanCellBoundaryScanPathInternalLogicUTDITRST*MXMiscellaneousRegistersBypassRegisterInstructionRegisterTAPControllerTMSTDOTCKLogicSinSout芯片的边界扫描电路TDesign-Spec.Reg.BSRegisterDevice-IDReg.MUXTDO011DC1ENDataRegistersTAPIRdecodeInstructionRegisterBypassReg.(1bit)TAPCTDOTDITMSTCKSelectTCKEnableClockDRShiftDRUpdateDRClockIRShiftIRUpdateIRReset*TRST*33JTAG的硬件模块•TAP(TestAccessPort):TMS,TCK,TDI,TDO,TRST*(optional)•TAPController:Afinitestatemachinewith16statesInput:TCK,TMSOutput:9or10signalsincludedClockDRUpdateDROutput:9or10signalsincludedClockDR,UpdateDR,ShiftDR,ClockIR,UpdateIR,ShiftIR,Select,Enable,TCKandtheoptionalTRST*.•IR(InstructionRegister)•TDR(Test