系统芯片外建自测试技术研究

合肥工业大学博士学位论文系统芯片外建自测试技术研究姓名：詹文法申请学位级别：博士专业：计算机应用技术指导教师：梁华国20090601系统芯片外建自测试技术研究作者：詹文法学位授予单位：合肥工业大学相似文献(10条)1.期刊论文周彬.吴新春.叶以正.ZhouBin.WuXinchun.YeYizheng二维测试数据压缩的优化-计算机研究与发展2009,46(4)为了减少内建自测试方案中的测试数据,基于输入精简技术(横向压缩)和TRC测试集嵌入技术(竖向压缩)的二维测试数据压缩的BIST方案.采用改进的输入精简算法和基于相容性判断的TRC种子选择算法,同时对横向和纵向压缩进行优化,包括在相同的相容百分数(PC)的条件下,确定位百分数(PSB)对竖向压缩的影响和在相同的PSB条件下竖向压缩算法中的PC对竖向压缩的影响两个方面.针对ISCAS89实验电路的实验结果表明,每一个PSB值都有一个最优的PC值范围[PClow_limit,PChigh_limit]使存储位数最小,并且与最优的PClow_limit,和PChigh_limit之间满足近似的线性关系.相对现有的测试数据压缩方案,采用该优化的二维测试数据压缩方案实现的测试电路,不仅存储位数可减少20%～75%,而且可以达到ATPG工具所能达到的故障覆盖率.另外,测试控制逻辑电路简单,可重用性好.最后,由于在测试向量生成器和被测电路之间没有引入逻辑门,因此,不会对电路的性能产生影响.2.期刊论文闫永志.王宏.杨志家.杨松.YANYong-zhi.WANGHong.YANGZhi-jia.YANGSong一种新型内建自测试重播种技术-小型微型计算机系统2007,28(10)测试数据压缩是SoC(SystemonaChip)测试领域研究的一个热点问题.本文提出一种新型的内建自测试重播种技术,这项技术利用一个LFSR(LinearFeedbackShiftRegister)的种子对多个确定性测试向量进行编码压缩,能够显著提高测试数据的压缩率.在ISCAS89基准电路上进行的实验数据显示,这项技术可以减少约30%的LFSR种子数量,进而降低了测试成本.3.期刊论文周彬.叶以正.李兆麟.ZhouBin.YeYizheng.LiZhaolin基于二维测试数据压缩的BIST方案-计算机辅助设计与图形学学报2009,21(4)为了减少测试向量的存储需求,提出一种基于扭环计数器作为测试向量产生器的横向和竖向测试数据压缩的BIST方案.先利用经典的输入精简技术对测试集进行横向压缩,再对横向压缩之后的测试集进行竖向压缩.竖向压缩时利用一种有效的基于测试集嵌入技术的种子选择算法,将确定性的测试集压缩成很小的种子集.基于ISCAS89标准电路的实验结果表明,采用文中方案所实现的测试电路与已有方案相比:存储位数平均减少了44%,测试向量的长度平均减少了79%,硬件开销平均减少了41%.4.学位论文郭文鹏基于编码和逆向折叠的SoC测试数据压缩方法研究2007基于IP核复用的系统芯片SoC是超深亚微米和纳米阶段的代表性产品,它不论在开发周期,还是在系统功能、性能方面,都体现出无可比拟的优点.然而随着集成的IP核数量的增加,芯片复杂性和测试数据量也不断增加;同时,自动测试设备ATE变得越来越昂贵,导致SoC的测试费用正在飞速上升、测试难度急剧增加.SoC的测试问题已经受到越来越广泛的关注.解决SoC测试问题的一种最直接有效的方法就是对测试集进行压缩,通过压缩来减少SoC测试数据量,从而达到降低测试费用的目的.本论文针对SoC测试数据压缩主要提出了两种方案,其中主要的工作有:(1)对当前主流SoC测试方法进行了分类,将这些测试方法归结为外建自测试BOST、内建自测试BIST与混合模式自测试三大类,并对每类都举出一些方案进行阐述,剖析其内在原理及特点.(2)详细讲述了第一种方案--改进的FDR码(IFDR码).针对FDR码仅对测试集中的0游程进行编码压缩、对测试集中广泛存在的大量的1游程不但不能压缩反而对每个1需要用两个比特位来编码的这一问题,IFDR采取同时对O游程和1游程进行编码的方式对测试数据进行压缩,获得了更高的压缩率.在对测试集中无关位的确定化问题上,IFDR也提出了一种较好的确定化方法.IFDR码属于外建自测试的范畴.(3)第二种方案--新型逆向折叠方案(NCFS)--是在折叠计数器技术的基础上,设计了一种新的折叠电路,并改进了测试模式间的逆向折叠关系,通过一个逆向折叠种子和测试模式间的逆向距离值来记录整个测试集.由于这种新的逆向折叠关系自身的特性,不必再像原逆向折叠方案中那样对扫描链长度的奇偶性作区分,更不必在扫描链长度为奇数时对测试模式中每条扫描链后增加一位无关位,并且在逆向距离的计算以及跳转路径的选择上更简捷、更灵活.另外,新型逆向折叠电路也比原折叠计数器方案电路更简单,更加节省硬件开销.新型逆向折叠技术属于混合模式自测试的范畴.对ISCAS89标准电路的实验结果表明,本文提出的两种方案均能获得很高的压缩率并顺利解压还原原始数据,是高效的压缩方案.5.期刊论文詹文法.梁华国.时峰.黄正峰.ZHANWen-Fa.LIANGHua-Guo.SHIFeng.HUANGZheng-Feng混合定变长码的测试数据压缩方案-计算机学报2008,31(10)文章提出了一种混合定变长码的测试数据压缩方案,该方案可以有效压缩芯片测试数据量.此压缩方案将代码字拆分为固定长度的首部和可变长度的尾部两部分.首部固定使解压过程简单,硬件开销小,尾部可变使编码灵活.同时采用了将尾部最高位隐藏的方法来进一步提高压缩率,还使用了特殊的计数器来进一步简单化解压电路.对ISCAS89部分标准电路的实验结果显示,文中提出的方案在压缩效率和解压结构方面都明显优于同类压缩方法,如Golomb码、FDR码、VIHC码、v9C码等.6.学位论文余健基于多特征序列编码的SoC测试数据压缩方法研究2008随着基于IP核复用的系统芯片(System-on-a-Chip，SoC)设计技术的出现，极大的增加了芯片设计产量且缩短了产品投放市场的时间，然而随着集成的IP核数目的增加，使得芯片测试所需的测试数据量也飞速增加；同时，由于自动测试设备(AutoTestEquipment，ATE)的昂贵，使得SoC的测试成本飞速上升，SoC的测试问题已经受到越来越广泛的关注。为了解决SoC测试数据量过大的问题，一种最直接有效的方法就是对测试数据进行压缩。本论文在分析了几种测试数据编码压缩的基础上，提出了两种新的编码压缩方案，其中主要内容有：(1)介绍了测试技术基础以及SoC测试中遇到的问题，总结了目前测试数据压缩技术的国内外研究成果，主要可分为内建自测试和外建自测试两类压缩方法。并针对两类方法都举出一些主要的方案进行阐述，剖析其内在原理及特点。(2)第一种方案--对多特征序列编码的方案。FDR码只对0游程编码，对连续的1和交替序列的编码效率很低，因此提出了针对测试数据中四种特征序列进行编码的策略。主要思想是将测试集看成由四种特征序列组成的数据流，对不同的序列采用同等的编码规则，提高编码效率。并在FDR码的基础上，提出了两种针对多特征序列的编码规则，并给出其解码硬件结构。(3)第二种方案--针对变长输入Huffman码方案中只对0游程长度进行统计编码的缺陷，提出一种新的基于游程长度的统计模式集合，根据新的集合对测试集中各种游程长度的出现频率进行统计，再进行Huffman编码，提升编码效率。在ISCAS89标准电路上的实验结果表明，本文提出的两种方案均能有效地对测试数据集进行压缩。两种方案均是对原始测试集进行直接编码，编码前不需要对测试集进行差分操作，因此解码电路中减少了CSR的硬件开销。7.期刊论文梁华国.蒋翠云使用双重种子压缩的混合模式自测试-计算机研究与发展2004,41(1)提出了一种基于扫描混合模式的内建自测试的新颖结构.为了减少确定测试模式的存储需求,它依赖一个双重种子压缩方案,采用编码折叠计数器种子作为一个LFSR种子,压缩确定测试立方体的个数以及它的宽度.这种建议的内建自测试结构是完全相容于标准的扫描设计,简单而具有柔性,并且多个逻辑芯核可以共享.实验结果表明,这种建议的方案比先前所公布方法需要更少的测试数据存储,并且具有相同的柔性和扫描相容性.8.期刊论文刘军.梁华国.李扬.LIUJun.LIANGHua-guo.LIYang一种基于测试数据两维压缩的BIST新方案-合肥工业大学学报（自然科学版）2006,29(10)为压缩内建自测试(BIST)期间所需测试数据存储容量,提出了一种新的基于测试数据两维压缩的BIST方案.建议方案首先使用多扫描链相容及重排的方法对测试集进行宽度压缩,然后使用折叠计数器方案进行长度压缩,该建议方案的结构与标准的扫描设计是相容的;试验结果表明,与其他BIST方案相比,建议方案的测试数据存储容量和测试时间都大量减少.9.学位论文戴国华面向DFT的测试数据压缩算法研究2005由于集成电路设计趋势正快速朝向所谓系统芯片(SoC)设计方法迁移，并且各种预先设计和验证的芯核集成在一个芯片上，对于外部自动测试设备，这种复杂的设计正产生严重挑战。虽然这种基于芯核的设计风格大大增加了设计产量，创新的技术加快了产品投放市场，但与此同时，测试数据量和测试时间也正在快速增加。为了解决这些问题，目前主要有两种方法：一种是使用内建自测试。为了减少测试成本，将测试器移到芯片上，直接在芯片上生成测试模式.这种方法的优点是芯片无需额外I/O管脚，克服了测试难以进入问题；除了芯片的生产测试外，同时也能满足日常的维护测试和在线测试。另一种解决方案是基于测试源的划分，将部分芯片上的测试模式生成资源移到离线的自动测试设备上，通过数据压缩技术来减少存储需求和测试时间，芯片上的解压器成为一种无存储数据源，因此，可以进一步减少测试硬件成本，更好地权衡自动测试设备与片上测试器的成本分配。本文在FDR编码和游程编码的基础上，提出了一种改进的压缩编码。该文在测试序列中直接编码连续的“0”和“1”以及交替变化位的长度，压缩一个预先计算的测试集，无需像其它文章中受限制仅仅编码连续的“0”。这种交替与连续长度码由两部分组成，即交替和连续部分。它的解压体系结构是一个简单的有限状态机并且不需要一个分离的循环扫描移位寄存器。试验结果显示，这种编码能够有效地压缩测试数据，压缩效率优于游程编码和FDR编码，同时测试时间在大多数情况下也优于游程编码和FDR编码算法。10.期刊论文梁华国.方祥圣.蒋翠云.欧阳一鸣.易茂祥.LiangHuaguo.FangXiangsheng.JiangCuiyun.OuyangYiming.YiMaoxiang一种选择折叠计数状态转移的BIST方案-计算机研究与发展2006,43(2)提出了一种选择折叠计数状态转移的BIST方案,它是在基于折叠计数器的基础上,采用LFSR编码折叠计数器种子,并通过选定的存储折叠距离来控制确定的测试模式生成,使得产生的测试模式集与原测试集相等.既解决了测试集的压缩,又克服了不同种子所生成的测试模式之间的重叠、冗余.实验结果证明,建议的方案不仅具有较高的测试数据压缩率,而且能够非常有效地减少测试应用时间,平均测试应用时间仅仅是类似方案的4%.本文链接：授权使用：上海海事大学(wflshyxy)，授权号：cda6e85f-db17-4187-850b-9e1700fcba54下载时间：2010年10月22日