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徐州工业职业技术学院项目：数字钟设计系部：电气工程系班级：应用电子082姓名：苏洋指导老师：张江伟时间：2010—3—24学号：8307060232实验报告摘要：本次实验通过使用软件QUARTUSII，进行数字钟的设计。实验通过74163计数器，首先制作一个十进制的基准模块，然后以此为基准分别制作24进制模块,60进制模块。这样可以制作基本的框图（如图所示）再通过7448七段译码器来连接共阳数码管，再在此软件上进行必要的仿真，编辑引脚，然后下载到试验箱，就可以显示时钟。时钟显示有两种方法，一是静态显示，另一类是动态显示。首先，给计数器一个秒脉冲，这样就会依次显示时钟数字3实验目的：1.学会并熟练使用QuartusⅡ这款EDA设计软件。2.掌握数字钟的原理，及其设计方法。3.能够独立完成数字钟的设计，及调试方法。本次实验用到的基准芯片为74LS163，通过74163制作一个十进制的芯片，下面对74163芯片的功能及其作用进行简单的介绍计数器：计数器是用来实现累计电路输入CP脉冲个数功能的时序电路，74163为一个同步计数器功能表：4原理：这种同步可预置四位二进计数器是由四个D型触发器和若干个门电路构成，内部有超前进位，具有计数、置数、禁止、直接（异步）清零等功能。对所有触发器同时加上时钟，使得当计数使能输入和内部门发出指令时输出变化彼此协调一致而实现同步工作。这种工作方式消除了非同步（脉冲时钟）计数器中常有的输出计数尖峰。缓冲时钟输入将在时钟输入上升沿触发四个触发器。这种计数器是可全编程的，即输出可预置到任何电平。当预置是同步时，在置数输入上将建立一低电平，禁止计数，并在下一个时钟之后不管使能输入是何电平，输出都与建立数据一致。清除是异步的（直接清零），不管时钟输入、置数输入、使能输入为何电平，清除输入端的低电平把所有四个触发器的输出直接置为低电平。有了超前进位电路后，无须另加门，即可级联出n位同步应用的计数器。它是借助于两个计数使能输入和一个动态进位输出来实现的。两个计数使能输入（ENP和ENT）计数时必须是高电平，且输入ENT必须正反馈，以便使能动态进位输出。因而被使能的动态进位输出将产生一个高电平输出脉冲，其宽度近似等于QA输出高电平。此高电平溢出进位脉冲可用来使能其后的各个串联级。使能ENP和ENT输入的跳变不受时钟输入的影响。电路有全独立的时钟电路。改变工作模式的控制输入（使能ENP、ENT或清零）纵使发生变化，直到时钟发生为止，都没有什么影响。计数器的功5能（不管使能、不使能、置数或计数）完全由稳态建立时间和保持时间所要求的条件来决定。真值表：十进制模块:6由74163构成的10进制计数器：分析：74163芯片是一个同步计数器，在进位时要求使能同步，时钟同步，这样才能达到预期的目的，74163采用低电平触发清零。清零的过程中须有一个与之同步的信号，这样才能达到清零的目的，这就是同步清零的原理，这样才体现了74163的稳定性之优点。仿真脉冲：7由十进制模块构成的二十四进制模块：仿真脉冲：24进制模块：8十进制模块构成的六十进制内部电路：六十进制模块：仿真脉冲:9时钟总图：介绍：通过上述几个模块级联成如图所示的电路图，外加7448来使外部数码管显示。注：七段显示译码器7448是一种与共阴极数码管显示器配合使用的集成译码器，它的功能是将输入的四位二进制代码转换成显示器所需要的七个字段信号a~g。10总结：通过本次实验对数字钟的原理更加了解，首先建立一个模块，然后再依次为标准进行设计，这样不但简化了设计的繁杂，而且还能够是自己对设计更加有严密的逻辑性，使设计的成功率大大提高，本次实验通过对EDA软件的使用，借助硬件的配合是有是实验的成果更加可视化，这次本实验采用了了74163同步计数器对数字钟的编辑，分别以此为基准制作十进制模块，再以10进制为基准制作24进制和60进制模块，需要注意的是74163芯片的使用，必须保持同步，无论是在哪一个模块中都要保持同步，这样才能达到预期的效果。