数字电路第章触发器

数字电路第5章第5章触发器（flip-flop）5.1概述5.2SR锁存器5.3电平触发的触发器5.4脉冲触发的触发器5.5边沿触发的触发器5.6触发器的逻辑功能及其描述方法*5.7触发器的动态特性数字电路第5章5.1概述What？Why？——存储1位二值信号的基本单元电路。——记忆功能，保存信号及运算结果。（功能）数字电路第5章5.1概述基本特点：3.在输入信号消失后，能将获得的新状态保存下来。2.根据不同的输入信号可以置成1或0状态。1.具有两个稳定逻辑状态0和1;数字电路第5章5.1概述分类——按触发方式分1.电平触发2.脉冲触发3.边沿触发数字电路第5章5.1概述分类——按逻辑功能分1.SR触发器2.JK触发器3.D触发器4.T触发器5.T’触发器数字电路第5章5.1概述分类——按存储原理分1.静态触发器－自锁存储2.动态触发器－MOS栅极电容充放电无电荷为1有电荷为0数字电路第5章5.2SR锁存器（Set-ResetLatch）一、电路结构和逻辑符号逻辑符号1状态Q=1,Q’=00状态Q=0,Q’=1置位端、置1端复位端、置0端数字电路第5章二、工作原理当SD＝1，RD＝0，Q＝1，Q’＝0当SD＝0，RD＝0，输出保持当SD＝0，RD＝1，Q＝0，Q’＝1当SD＝1，RD＝1，Q＝0，Q’＝0SDRD＝0约束条件：没有触发信号——锁存器数字电路第5章三、特性表次态—状态变量0*11010101Q00Q*RDSD——含有状态变量的真值表保持置1置0不定SDRDQQ*0000001110011011010001101100*1110*初态数字电路第5章四、SR锁存器—与非结构1、结构SDRD＝0约束条件：低电平有效2、特性表S’DR’DQQ*1100111101010111100010100001*0011*置1置0不定保持数字电路第5章五、波形图数字电路第5章5.3电平触发的触发器Why？How？——为协调各部分的工作，常常要求某些电路同时工作。——需要一个同步信号（触发信号）叫做时钟信号（CLOCK），简称时钟，用CLK表示。数字电路第5章一、电路结构和逻辑符号—同步SR触发器SR锁存器控制电路表示编号为1的控制信号不加o表示高电平有效数字电路第5章二、动作特点CLKSRQQ*0XX00XX110001001110011011010101111101111010111001*1*置1置0不定保持保持当CLK＝0，输出保持当CLK＝1，输出随S、R变而变故称电平触发数字电路第5章预置功能异步置1端异步置0端不受时钟的控制数字电路第5章例5.3.2特点：多次翻转，抗干扰性很差干扰信号发生错误数字电路第5章动作特点总结：当CLK＝0，输出保持;当CLK＝1，输出随S、R变而变。这种控制方式称为高电平触发方式。加圈为低电平触发方式。当CLK＝1，输出保持;当CLK＝0，输出随S、R变而变。数字电路第5章四、D触发器（D型锁存器）问题：1、电路结构2、逻辑符号解决：D触发器SDRD＝0；约束条件单输入问题S＝DR＝D’数字电路第5章3、特性表CLKDQQ*0X00X1100101110111置1置0保持0100114、动作特点数字电路第5章5.4脉冲触发的触发器目的：为了提高触发器工作的可靠性，希望在每一个CLK周期里输出端的状态只能改变一次。在电平触发器的基础上又设计出了脉冲触发器（也称主从触发器）。实现：数字电路第5章5.4脉冲触发的触发器一、电路结构和工作原理从触发器Master-SlaveSRFlip-Flop延迟输出主触发器1、主从RS触发器数字电路第5章当CLK＝1，G7、G8门被打开，主触发器Qm状态翻转G3、G4门被封锁，从触发器Q状态保持10①工作原理数字电路第5章当CLK＝，G7、G8门被封锁，主触发器Qm状态保持G3、G4门被打开，从触发器Q状态翻转01数字电路第5章当CLK＝0，G7、G8门被封锁，主触发器Qm状态保持G3、G4门被打开，从触发器Q状态？01保持WhyQm保持数字电路第5章工作原理－总结当CLK＝1，G7、G8门被打开，主触发器状态翻转，G3、G4门被封锁，从触发器状态保持；当CLK＝，G7、G8门被封锁，主触发器状态保持，G3、G4门被打开，从触发器状态翻转；当CLK＝0，G7、G8门被封锁，主触发器状态保持，G3、G4门被打开，从触发器状态保持；总结：脉冲触发具有一次翻转的特点翻转发生在CLK下降沿的时候数字电路第5章②特性表1*01QQQ*RSCLK11100100×××CLKSRQQ*××××Q0000001110011011010001101101*1111*保持置1置0不定保持数字电路第5章③动作特点延迟输出下降沿触发上升沿触发数字电路第5章例5.4.1②仍要遵守SR＝0的约束条件解决方案：JK触发器①CLK＝1期间内，Qm的状态仍然会随着S、R变化而变化。缺点：数字电路第5章2、主从JK触发器R＝KQS＝JQ’—满足约束条件SR=JQ’KQ=0JKQ’主从QQmQ’mCLKSR数字电路第5章JKQ’主从QQmQ’mCLKSRCLKSRQQ*××××Q0000001110011011010001101101*1111*10101010×Q1111101001010000×××Q*KJCLKS＝JQ’R＝KQQ01110010保持置1置0翻转保持数字电路第5章例5.4.2数字电路第5章CLKJKQmQCLKKJQmQCLK＝1期间，主触发器只会翻转一次，称为一次翻转主从JK触发器数字电路第5章二、脉冲触发方式的动作特点1、触发器的翻转分两步动作①CLK＝1，主触发器接收信号②CLK期间，从触发器动作；2、CLK＝1期内，输入信号对主触发器的控制作用。CLK＝1若JK都没变，则只要看时的输入信号若JK变了，则记住一次翻转的特点②对JK，具有一次翻转的特点①对RS，输入信号都对主触发器起控制作用数字电路第5章例5.4.3数字电路第5章5.5边沿触发的触发器目的：为了提高触发器的可靠性，增强抗干扰能力，希望触发器的次态仅仅取决于CLK信号下降沿（或上升沿）到达时刻输入信号的状态。方案：边沿触发（edge-triggered）的触发器。种类：电平触发的D触发器构成的边沿触发器*维持阻塞触发器*利用门电路传输延迟时间的边沿触发器数字电路第5章5.5边沿触发的触发器一、电平触发器构成的边沿触发器1、原理性框图CLK＝0FF1开通，Q1随D变而变，FF2保持；FF1保持，FF2开通，Q＝Q1；CLK＝1FF1保持，FF2开通，保持CLK＝1001数字电路第5章2、实际CMOS边沿D触发器CLK＝01001Q1＝D，Q保持CLK＝0110Q1保持，Q＝Q1＝DCLK＝1Q1、Q保持110111010000Q×××Q*QDCLK数字电路第5章3、逻辑符号边沿触发上升沿触发下降沿触发数字电路第5章4、带异步置位和复位功能高电平有效数字电路第5章二、动作特点②Q*仅取决于CLK边沿时的输入信号，而与之前、后的状态无关。①Q的变化发生在CLK的上升沿或下降沿数字电路第5章例5.5.1数字电路第5章5.6触发器的逻辑功能及其描述方法5.6.1触发器按逻辑功能的分类5.6.2触发器的电路结构和逻辑功能、触发方式的关系数字电路第5章5.6.1触发器按逻辑功能的分类一、SR触发器二、JK触发器三、T触发器和T’触发器四、D触发器五、不同功能触发器的相互转换数字电路第5章一、SR触发器1、特性表1*11010101Q00Q*RSSRQQ*0000001110011011010001101101*1111*—凡在CLK作用下逻辑功能符合下述特性表的触发器都属于SR触发器。数字电路第5章2、SR的特性方程化简：'''''0()QSRQSRQSRQSR—约束条件'0()QSRQSR—约束条件SRQQ*0000001110011011010001101101*1111*数字电路第5章3、SR的状态转换图SRQQ*0000001110011011010001101101*1111*状态转换方向表两个状态状态转换条件S=1,R=0S=0,R=0数字电路第5章二、JK触发器1、特性表Q’11010101Q00Q*KJJKQQ*00000011100110110100011011011110—凡在CLK作用下逻辑功能符合下述特性表的触发器都属于JK触发器。数字电路第5章2、JK的特性方程JKQQ*00000011100110110100011011011110''QJQKQ3、JK的状态转换图数字电路第5章三、T和T’触发器1、特性表—具有保持和翻转功能的触发器称T触发器011101110000Q*QTTQ*0Q1Q’—保持—翻转数字电路第5章2、T的特性方程3、T的状态转换图QTQTQTQ’’TQ*0Q1Q’当J＝K＝T时，JK触发器就构成T触发器；'QQ——T’触发器当T＝1（即T接至固定的高电平）时，则数字电路第5章四、D触发器1、特性表111101010000Q*QD置0置13、特性方程QD2、状态转换图数字电路第5章五、不同功能触发器的相互转换JK触发器的功能最强，包含了SR、D、T触发器所有的功能；目前生产的触发器定型的只有D和JK触发器；可用JK和D触发器实现其它功能触发器。D——JK，T，T’；JK－D，T，T’数字电路第5章转换方法将已知触发器的特性方程和待求的触发器的特性方程进行比较；得到驱动方程；连图思考：如何用T触发器实现JK触发器数字电路第5章5.6.2触发器的电路结构和逻辑功能、触发方式的关系Note：触发器的逻辑功能和电路结构没有必然联系；触发器的触发方式和电路结构有关系。数字电路第5章触发器的电路结构和逻辑功能的关系按逻辑功能分SR触发器JK触发器T触发器D触发器按电路结构分SR锁存器电平触发器脉冲触发器边沿触发器数字电路第5章触发器逻辑符号含义表示下降沿翻转表示脉冲触发器表示边沿触发器表示下降沿触发异步置位信号（高电平有效）异步复位信号（高电平有效）数字电路第5章*5.7触发器的动态特性5.7.1SR锁存器的动态特性5.7.2电平触发SR触发器的动态特性5.7.3主从触发器的动态特性数字电路第5章5.7.1SR锁存器的动态特性一、输入信号宽度tw设所有门tpd相等tw2tpd二、传输延迟时间tpLH＝tpdtpHL＝2tpd数字电路第5章5.7.2电平触发SR触发器的动态特性一、输入信号宽度twtw(S,clk)2tpdtw(R,clk)2tpd二、传输延迟时间tpLH＝2tpdtpHL＝3tpd数字电路第5章5.7.3主从触发器的动态特性一、建立时间tsetup二、保持时间tholdoff—输入信号先于CLK动作沿到达时间—CLK动作沿到达后输入信号仍需保持不变的时间三、传输延迟时间—CLK动作沿开始到输出新稳态所建立时间四、最高时钟频率数字电路第5章一、建立时间tsetup2tpd二、保持时间tholdofftfCLK下降时间三、传输延迟时间tpLH＝3tpdtpHL＝4tpd数字电路第5章作业：P248－2565.1，5.5，5.75.11，5.13，5.18(做第3列的三个)5.15，5.22