静态存储器字位扩展

静态存储器字、位扩展地址总线低11位实现片内选单元高位地址译码给出片选信号/CS0/CS1高八位数据低八位数据/WE2K*8bit2K*8bit2K*8bit2K*8bit译码器静态存储器字、位扩展TEC-2机的存储器的容量为4096个字，为16位字长，用2048*8的存储器芯片实现。为此,必须用两个芯实现由2048扩展容量到4096个存储单元（字扩展）静态存储器字、位扩展再用两个芯片实现由8位扩展长度到16位字长（位扩展）要用4片芯片实现该存储器系统。静态存储器字、位扩展为访问2048个存储单元，要用11位地址，把地址总线的低11位地址送到每个存储器芯片的地址引脚；对地址总线的高位进行译码，译码信号送到各存储器芯片的/CS引脚，静态存储器字、位扩展用于选择存储器芯片，使不同芯片分时运行。还要向存储器芯片提供读写控制信号/WE，以区分读写，/WE为高电平是读操作，为低是写操作。主存储器的多体结构为了提高计算机系统的工作效率,需要提高主存储器的读写速度。为此可以实现多个能够独立地执行读写的主存储器体，以便提高多个存储体之间并行读写的能力。主存储器的多体结构多体结构同时适用于静态和动态的存储器。考虑到程序运行的局部性原理，多个存储体应按低位地址交叉编址的方式加以组织。类似的也可按一体多字的方式设计主存储器部件。地址寄存器主存储器存储体字多体结构破坏性读出：执行读操作后，被读单元的内容一定被清为零，会破坏所保存的信息为正常工作，必须把刚读出的内容立即写回去，通常称为预充电延迟，它影响存储器的工作频率，在结束预充电前不能开始下一次读。动态存储器定期刷新：在不进行读写操作时，DRAM存储器的各单元处于断电状态，由于漏电的存在，保存在电容CS上的电荷会慢慢地漏掉，为此必须定时予以补充，称为刷新操作。刷新不是按字处理，而是每次刷新一行，即为连接在同一行上所有存储单元的电容补充一次能量。刷新有两种方式：集中和分散刷新。行、列地址要分两次给出，在连续地使用相同的行地址读写时，也可以在前一次就将行地址锁存，之后仅送列地址，快速分页组织以节省送地址的时间，支持这种运行方式的存储器被称为快速分页组织的存储器。快速分页组织只用于动态存储器。快速分页组织三.高速缓冲存储器的组成与运行原理三.高速缓存CACHE用途：设置在CPU和主存储器之间，完成高速与CPU交换信息，尽量避免CPU不必要地多次直接访问慢速的主存储器，从而提高计算机系统的运行效率。。高速缓存CACHE实现：这是一个存储容量很小，但读写速度更快的，以关联存储器方式运行、用静态存储器芯片实现的高速静态存储器系统。要求：有足够高的命中率，当CPU需用主存中的数据时，多数情况下可以直接从CACHE中得到，尽量少读主存储器。称二者之比为命中率。MEMORYCACHECONTROLCACHE的基本运行原理数据总线译码选一单元比较选一单元读过程为例地址总线ADDRDATACACHECPU全相联方式CPU数据地址有效位主存储器CACHE比较译码标志数据直接映射方式CPU数据地址有效位主存储器CACHE比较译码译码页内地址页号标志数据两路组相联方式CPU数据地址有效位主存储器CACHE译码比较比较译码译码标志数据影响CACHE命中率的因素1.CACHE的容量，大一些好2.CACHE与主存储器每次交换信息的单位量(CacheLineSize)适中3.CACHE不同的组织方式，多路组相联更好4.CACHE的多级组织可提高命中率5.CACHE的换字和回写算法CACHE接入系统的体系结构侧接法：像入出设备似的连接到总线上，优点是结构简单，成本低，缺点是不利于降低总线占用率CPUMEMORYCACHEBusMaster1BusMaster2总线CACHE接入系统的体系结构隔断法：把原来的总线打断为两段，使CACHE处在两段之间，优点是有利于提高总线利用率，支持总线并发操作，缺点是结构复杂，成本较高。CPUMEMORYCACHEBusMaster1BusMaster2总线改写主存储器的策略若CPU改写了CACHE一单元内容后且尚未改变主存相应单元内容，则出现数据不一致性。两种解决办法：1.接下来直接改写主存单元内容。简便易行,但可能带来系统运行效率不高的问题，该后未被使用。2.拖后改写主存单元内容，一直拖到有另外的设备要读该内容过时的主存单元时。首先停止这一读操作，接下来改写主存内容，之后再起动已停下来的读操作，否则不必改写。矛盾是如何检查是否应该改写，通过监视地址总线完成，记下无效单元地址用于比较。控制复杂些，但可以提供更高系统的运行效率。四.虚拟存储器的运行原理虚拟存储器是指用磁盘一片存储空间来弥补主存空间的不足，使得程序人员能够使用比主存实际容量更大的存储空间来编写和运行程序。在操作系统和相应硬件的支持下，数据在磁盘和主存之间按程序运行的需要自动成批量地完成交换。