电子技术基础与技能-(8)

了解基本RS触发器的电路结构，掌握逻辑功能；了解同步RS触发器的电路结构，掌握逻辑功能；会列真值表；会画同步RS触发器的波形。将两个与非门输入、输出端交叉连接，即构成一个如图如示的基本RS触发器，它有两个输入端、，字母上面的非号表示低电平有效，即低电平时表示有输入信号、高电平时表示没有输入信号；、是一对互补输出端，当一个输出端为高电平时，另一个输出端则输出低电平，反之亦然。如图所示的RS触发器的逻辑符号中，RS端框外的小圆表示输入信号只在低电平时对触发器有作用，即低电平有效。SRQQ8.1.1基本RS触发器一、电路结构和逻辑符号8.1.1基本RS触发器二、逻辑功能4.当=0，=1时，触发器状态不确定当和全为0时，与非门被封锁，迫使=1，在逻辑上是不允许的。这种情况应禁止，否则会出现逻辑混乱或错误。RQQSRS2.当=0，=0时，具有置1功能由于=0，无论触发器现态为0态还是1态，与非门输出为1，使=1；而门的两个输入端均为1，与非门输出为0，使=0，即触发器完成置1。端称为触发器的置1端或置位端。SQQRSS2G2G1G3.当=1，=1时，具有保持功能若触发器原为0态，即=0、=1，门的两个输入均为1，因此输出为0，即触发器保持0状态不变。若触发器原为1态，即=1、=0，门的两个输入=1，=0，因此输出=1，即触发器保持1状态不变。RQQ1GQSSQQQQ1G1.当=0，=1时，具有置0功能由于=0，无论触发器现态为0态还是1态，与非门输出为1，使=1；而门的两个输入端均为1，与非门输出为0，使=0，即触发器完成置0功能。端称为触发器的置0端或复位端。RQRQQR2G1G基本RS触发器的逻辑电路如图所示，真值表如图所示。8.1.2同步RS触发器一、电路结构和逻辑符号同步RS触发器是在基本RS触发器的基础上，增加了两个与非门、和一个时钟脉冲端CP。如图所示。3G4G8.1.2同步RS触发器二、逻辑功能在CP=0期间，、与非门被CP端的低电平关闭，使基本RS触发器的=1，触发器保持原来的状态不变。在CP=1期间，、控制门开门，触发器输出状态由输入端R、S信号决定，R、S输入高电平有效。触发器具有置0、置1、保持的逻辑功能。RS3G4G3G4G真值表如下表所示了解JK触发器的电路组成，熟悉JK触发器的电路图形符号;掌握JK触发器的逻辑功能，能根据输入波形正确画出输出波形;能识读集成JK触发器的引脚，会使用JK触发器。8.2.1JK触发器的电路组成和逻辑功能一、电路结构和逻辑符号JK触发器是在同步RS触发器的基础上引入两条反馈线，这样当CP=1、R=S=1时，使，可以从根本上解决R=S=1时，触发器输出不确定状态的现象。并将S、R改成J、K输入端，即为JK触发器。如图所示QRQS、8.2.1JK触发器的电路组成和逻辑功能二、逻辑功能在CP=0期间，与非门被CP端的低电平关闭，使输入信号不起作用，，基本RS触发器保持原来状态不变。1RS43GG、在CP=1期间：（1）保持功能当J=K=0时，与非门的输出，触发器保持原来状态不变，。43GG、11RS，nnQQ1（2）置0功能当时，与非门的输出门的，输出。若触发器原状态为0，触发器输出保持原来状态，即输出为0；若触发器原状态为1，则，触发器输出置0。41GS、10KJ、3GQR0R（3）置1功能当时，与非门的输出门的输出。若触发器原状态为0，则，触发器输出置1；若触发器原状态为1，则，触发器输出保持原来状态，输出为1。4GQS、01KJ、3G1R0S1S（4）翻转功能当时，与非门的输出门的输出。若触发器原状态为0，则，触发器输出置1；若触发器原状态为1，则，触发器输出置0。即。4GQS、11KJ、3GSR10RS、01RS、nnQQ18.2.2集成边沿JK触发器一、边沿触发方式利用CP脉冲上升沿触发的称为上升沿触发器，利用CP脉冲下降沿触发的称为下降沿触发器。逻辑符号中下降沿触发器除了用“”符号外，还在CP引脚标注小圆圈。如图所示。8.2.2集成边沿JK触发器二、集成JK触发器1.引脚排列和逻辑符号如图所示为74LS112芯片的实物图、引脚排列和逻辑符号。它内含两个下降沿触发的JK触发器，端作用不受CP同步脉冲控制。DDSR、二、集成JK触发器8.2.2集成边沿JK触发器2.逻辑功能集成JK触发器74LS112的真值表如下表所示。掌握D触发器的电路构成及电路图形符号；掌握D触发器的逻辑功能，能根据输入波形正确画出输出波形；能识读集成D触发器的引脚，会使用D触发器。8.3.1D触发器的电路组成和逻辑功能一、电路结构和逻辑符号在同步RS触发器的基础上，把与非门的输出接到与非门的输入，使，从而避免了的情况。并将与非门的改为输入，即为触发器。如图所示。3GR4GSR0RS3GSDD8.3.1D触发器的电路组成和逻辑功能二、逻辑功能D触发器只有一个输入端，消除了输出的不确定状态。D触发器具有置0、置1的逻辑功能。其真值表如图所示，工作波形如图所示。D触发器的工作波形8.3.2集成边沿D触发器一、引脚排列和逻辑符号集成双上升沿D触发器74LS74的实物图、引脚排列和逻辑符号如图所示。数据输入端互补输出端时钟输入端8.3.2集成边沿D触发器二、逻辑功能74LS74的真值表如表所示