低功耗设计技术.

2020/2/171Outline西安邮电大学—电子工程学院低功耗的研究背景低功耗的基本理论降低集成电路功耗的途径低功耗设计技术低功耗评估技术功耗和能量效率技术发展总结2020/2/172低功耗研究的背景西安邮电大学—电子工程学院随着工艺特征尺寸的缩小以及复杂度的提高，单位面积上的功耗密度急剧上升，已经达到封装、散热、以及底层设备所能支持的极限；散热问题、可靠性问题也要求IC的功耗越小越好；对现在流行的移动计算，系统的低功耗设计及其IC的低功耗设计，是其生存的关键；最后全球都在倡导绿色环保科技理念，保护环境，节约能源。为什么需要低功耗设计2020/2/173低功耗研究的背景西安邮电大学—电子工程学院Figure1.Powerdensitywithshrinkinggeometry.FredPollack功率密度40048008808080858086286386486Pentium®P611010010001000019701980199020002010PowerDensity(W/cm2)HotPlateNuclearReactorRocketNozzleSun’sSurfaceSource:Intel2020/2/174低功耗研究的背景西安邮电大学—电子工程学院Figure2.ICpowertrends:actualvs.specified.CourtesySi2LPC.SOCpowertrends2020/2/175低功耗研究的背景西安邮电大学—电子工程学院随着设计复杂性的加深和IC性能的提高，单片集成封装的功耗呈逐年上升趋势，在高性能处理器中功耗问题尤其突出。尽管采用了各种制冷措施来维持系统的正常运行，但功耗转化的焦耳热将对电路性能产生很大影响。功耗的上升意味着电迁移率的增加，当芯片温度上升到一定程度时，电路将无法正常工作。这将直接影响到复杂系统的性能并进而损害整个系统的可靠性，尤其对那些生命周期长和可靠性要求高的电子产品，功耗的挑战已经十分严重。可靠性2020/2/176低功耗的基本理论西安邮电大学—电子工程学院DynamicPowerDissipationStaticPowerDissipation功耗组成TotalPowerDissipationPswitchingPshort-circuitPleak2020/2/177低功耗的基本理论西安邮电大学—电子工程学院Ptotal=Pswitching+Pshort-circuit+Pleakage=kCV2f+τkVIsc+VIleak其中：f是系统的频率；k是跳变因子，即整个电路的平均反转比例；C是门电路的总电容；V是供电电压；τ是电平信号从开始变化到稳定的时间。总功耗2max()thresholdVVfVexp()()thresholdleakqVIkT2020/2/178西安邮电大学—电子工程学院动态功耗：当电路活动时消耗的功耗。开关功耗：对负载充/放电低功耗的基本理论0-1:一半的能量被上拉网络所消耗，一半的能量存储在CL上；1-0:CL上存储的能量消耗掉。动态功耗2020/2/179低功耗的基本理论西安邮电大学—电子工程学院开关功耗Psw=kCLVdd2fCLKReduceSwitchingActivity:•Conditionalclock•Conditionalprecharge•Switching-offinactiveblocks•ConditionalexecutionRunitslower:•Useparallelism•Lesspipelinestages•Usedouble-edgeflip-flopTechnologyscaling:•Thehighestwin•Thresholdsshouldscale•DynamicvoltagescalingReducetheactiveload:•Minimizethecircuits•Moreefficientlayout2020/2/1710西安邮电大学—电子工程学院短路功耗：晶体管翻转时，电源与地之间会存在瞬时短路所引起的功耗。短路功耗的存在，是因为电路的输入波形是非理想的，上升时间和下降时间不为零，如图所示：GNDVDDIintVINCLVOUTVTVDD-VTVINiSHORTIPEAKtt低功耗的基本理论短路功耗2020/2/1711低功耗的基本理论西安邮电大学—电子工程学院静态功耗是由漏电流引起的。在纳米尺度的IC设计中，漏电流是一个关键问题。据统计，在90nm工艺下，IC漏电流功耗约占整个功耗的1/3，在65nm以后的工艺下，IC漏电流功耗已占总功耗的一半以上。静态功耗主要包括两部分：1.由亚阈值泄露电流引起的功耗；2.栅极泄露功耗。亚阈值漏电流可表示为：从公式可看出，亚阈区漏电流与阈值电压有密切关系。当阈值减小时，亚阈区漏电流会呈指数级快速增大。[/]/0([1])thdsVSqVkTsubIIee为了减少栅极泄露，需要研究高介电常数的新材料。（HKMG）静态功耗2020/2/1712低功耗的基本理论西安邮电大学—电子工程学院静态功耗2020/2/1713低功耗的基本理论西安邮电大学—电子工程学院静态功耗2020/2/1714低功耗的基本理论西安邮电大学—电子工程学院影响功耗的因素主要有电压、漏电流、工作频率、有效电容等。可以通过降低工作电压、减少翻转负载以及降低电路翻转率等来降低动态功耗；通过减少工作电压以及减少漏电流来降低静态功耗。功耗影响因素CMOS电路的功耗由三部分组成：(1)泄露电流(2)短路电流(3)负载的充放电电流其中：(1)属静态功耗，(2)(3)属动态功耗。2020/2/1715西安邮电大学—电子工程学院降低集成电路功耗的途径途径（1）Ptotal=kCV2f+τkVIshort+VIleak1、降低电源电压但降低电压不是无限制的，必须考虑降低电压对电路速度的影响。2020/2/1716西安邮电大学—电子工程学院降低集成电路功耗的途径途径（1）针对工艺的临界电压Ve：Ve=1.1Ee*Leff式中：Ee是引起载流子速度饱和的临界电场；Leff为晶体管沟道的有效长度。对于低功耗设计，Ve可以作为电源电压的上限，下限由噪声容限决定。2020/2/1717西安邮电大学—电子工程学院降低集成电路功耗的途径•降低负载电容器件栅电容和节点电容，它们和器件工艺有关；连线电容，随着工艺发展，连线电容已经超过器件电容。为了减小电容，改进电路结构，减少所需MOS管数目是减小负载电容、降低功耗的重要途径。SOICMOS由于有隐埋SiO2隔离，寄生电容极小，使SOICMOS电路比体硅CMOS电路有更快的速度和更低的功耗。途径（2）2020/2/1718西安邮电大学—电子工程学院降低集成电路功耗的途径途径（2）2020/2/1719西安邮电大学—电子工程学院降低集成电路功耗的途径•减少开关活动性开关活动性与数据频率和开关活动率有关，节点的开关活动由两部分：一是静态部分，只依赖于电路拓补关系及输入信号的统计分布；二是动态部分，是考虑电路的时序行为。对于静态逻辑，N输入逻辑门在一周期内输出从0到1转换的几率：途径（3）式中：P0输出为0状态的概率；P1输出为1状态的概率；N0真值表中输出为0状态的数目。对于nMOS的动态逻辑电路，当求值期间输出通过nMOS放电后，在下次预充电期间会出现0到1的转换概率为NNNNPPPPP2000010102)2()1(NNPP200102020/2/1720西安邮电大学—电子工程学院降低集成电路功耗的途径•减小由泄漏电流引起的功耗深亚微米工艺中存在多种泄漏电流，其中影响最大的是亚阈值电流IST。增加可开关的源级电阻可有效抑制亚阈值电流。途径（4）)(HVout)(offTnsKSLCy)(LVinSTI)(onTpSSV可开关源阻抗电阻DDV2020/2/1721低功耗设计技术西安邮电大学—电子工程学院时钟关断（Clock-Gating）；多域值电压库（Multi-thresholdlibraries）；多电压（Multi-Voltage）；电源关断（PowerGatingorPowerShutoff）；带状态保持功能的电源关断（PowerGatingwithStateRetention）；动态电压频率缩放（DynamicVoltageandFrequencyScaling）；自适应电压频率缩放（AdaptiveVoltageandFrequencyScaling）；低电压待机（Low-VddStandby）等。常用技术2020/2/1722低功耗设计技术西安邮电大学—电子工程学院Figure11.Powerreductiontechniques.2020/2/1723低功耗设计技术西安邮电大学—电子工程学院SOC低功耗的设计是一项需要从顶层到底层各个阶段进行优化设计的工作，通常采用的设计方法是按不同的设计层次采用相应的功耗优化技术，包括：工艺级低功耗技术；电路级低功耗技术；逻辑（门）级低功耗技术；RTL级低功耗技术；体系结构级低功耗技术；算法级低功耗技术；系统级低功耗技术。设计层次2020/2/1724工艺级低功耗设计西安邮电大学—电子工程学院低功耗设计技术按比例缩小技术一方面，按比例缩小原来的集成度，降低器件电容，从而降低功耗。另一方面，系统集成使得芯片间的通行量降低，这也使功耗减少。封装技术多芯片封装芯片级的I/O功耗大约占整个功耗的1/4~1/2，因此，在多芯片系统中优先考虑的是减少I/O功耗。片间接口电容的大小为pF数量级，而多芯片封装电容仅仅为fF数量级。器件互联优化版图设计中最简单的低功耗方法是对具有较高活动性的信号选择上层金属布线。上层金属与基板被一层较厚的二氧化硅隔开，由于布线的物理电容随着氧化层的厚度的增加而减小。合理的布局和布线对低功耗是很重要的。在低功耗布局和布线中，往往以活动性与电容的乘积为目标，活动性高的布线应尽可能短，基于布局布线的低功耗可以降低18%左右的功耗。2020/2/1725工艺级低功耗设计西安邮电大学—电子工程学院变阈值工艺（VTCMOS）:采用动态改变衬底偏置电压以改变阈值。多阈值工艺（MTCMOS）:在关键路径上采用阈值较低的器件，而在非关键路径上用高阈值器件。虽然会因此增大延迟，但由此换得漏电功耗的降低；低功耗设计技术2020/2/1726西安邮电大学—电子工程学院电路级低功耗设计可以细化到每个晶体管尺寸的定制，每个器件的参数设定等操作。在电路级设计阶段，还可通过更改电路结构来降低功耗。SoC中总线的数据线和地址线一般都比较多，比较长，每条线都需要驱动负载，通常占总功耗的15~20%，有的甚至70%以上。降低信号摆幅电荷再循环总线结构：把整个电势差分成几等分，利用总线各数据位电容上存储的电荷电势的变化来传输数据。在存储器设计中，为减少缓存漏电，可以采用数据保持门控接地、动态阈值SRAM等。低功耗设计技术电路级低功耗设计2020/2/1727逻辑级功耗优化技术西安邮电大学—电子工程学院由于大的RAM比小的RAM耗电多，可以将整块的RAM分成小块可以降低存取功耗；另外，在不存取时，保持RAM片选无效，地址、数据为恒定值。采用时钟门控技术：时钟是惟一在所有时间都充放电的信号，而且很多情况下引起不必要的门的翻转，因此降低时钟的开关活动性将对降低整个系统的功耗产生很大的影响。门控时钟包括门控逻辑模块时钟和门控寄存器时钟。门控逻辑模块时钟对时钟网络进行划分，如果在当前的时钟周期内，系统没有用到某些逻辑模块，则暂时切断这些模块的时钟信号，从而明显地降低开关功耗。然而，门控时钟易引起毛刺，必须对信号的时序加以严格限制，并对其进行仔细的时序验证。低功耗设计技术2020/2/1728西安邮电大学—电子工程学院用综合工具进行功耗优化时，通常采用的技术包括：插缓冲器，以降低信号的转换