搜索
手把手教你学ARM——之LPC210x入门篇主讲:何呈策划：张勇学习板：LT-ARM210X力天电子版权所有操作(P24)主讲：何呈版权：力天电子操作PLL操作的寄存器主讲：何呈版权：力天电子控制寄存器读/写00xE01FC080PLLCFGPLL配置寄存器读/写00xE01FC084PLLSTATPLL状态寄存器只读00xE01FC088PLLFEEDPLL操作寄存器只写NA0xE01FC08CPLL控制寄存器PLLCON位符号功能复位值0PLLEPLL使能位。01PLLCPLL连接位。07:2-无效NA主讲：何呈版权：力天电子(PLLCON[1])PLLE(PLLCON[0])工作模式00PLL关闭并且未连接，系统时钟等于晶振的时钟。01PLL处于工作状态，但是没有连接。10和00的组合一样。11PLL有效，并且被连接，系统时钟等于PLL的输出时钟。版权：力天电子主讲：何呈PLL配置寄存器PLLCFG位符号功能复位值4:0MSELPLL倍频序数。06:5PSELPLL分频序数。07-无效NA主讲：何呈版权：力天电子倍频序数的回读值。这是PLL当前使用的数值。06:5PSELPLL分频序数的回读值。这是PLL当前是用的数值。07-无效NA8PLLEPLL使能状态的回读值。但为1的时候，代表PLL有效，为0表示PLL关闭。当系统进入掉电模式时，此位自动清0。09PLLCPLL连接状态的回读值。但PLLE和PLLC都为1，PLL的输出作为微控制的时钟源；当它们中有任意一个为0时，不会使用PLL，而直接使用晶体振荡器的频率。010PLOCK反映PLL的锁定状态，当为0时，表示PLL没有锁住；当为1时，表示PLL锁定在要求的频率。015:11-无效NA主讲：何呈版权：力天电子要使PLLCON和PLLCFG中的值有效，必须按次序且连续地向PLLFEED寄存器写入0xAA,0x55；否则，PLLCON和PLLCFG中设定的参数将不会有效。复位值0x00；主讲：何呈版权：力天电子分频序数主讲：何呈版权：力天电子频率的计算PLL的输出频率（当PLL有效，并且被连接时）：CCLK=M×FOSC或者CCLK=FCCO/(2×P)Fcco的结果为：FCCO=CCLK×2×P或者FCCO=FOSC×M×2×P注意事项：FOSC的范围是10M~25M。CCLK的范围是10M~70M。FCCO的范围是156M~320M。主讲：何呈版权：力天电子的设置——分频序数PSEL(PLLCFG[6:5])P（分频序数）的值001012104118主讲：何呈版权：力天电子的设置——倍频序数MSEL(PLLCFG[4:0])M(倍频系数)的值0000100012001034001148…………111031111132主讲：何呈版权：力天电子总线简介AHB主要用于高性能模块(如CPU、DMA和DSP等)之间的连接，作为SoC的片上系统总线，它包括以下一些特性：单个时钟边沿操作；非三态的实现方式；支持突发传输；支持分段传输；支持多个主控制器；可配置32位~128位总线宽度；支持字节、半字节和字的传输。AHB系统由主模块、从模块和基础结构3部分组成。主讲：何呈版权：力天电子总线APB（AdvancedPeripheralBus）。APB用于连接高性能系统模块。它支持突发数据传输方式及单个数据传输方式，所有时序参考同一个时钟沿。APB主要用于低带宽的周边外设之间的连接，例如UART、1284等，它的总线架构不像AHB支持多个主模块，在APB里面唯一的主模块就是APB桥。其特性包括：两个时钟周期传输；无需等待周期和回应信号；控制逻辑简单主讲：何呈版权：力天电子时钟相对于系统时钟的分频序数读/写0x000xE01FC100主讲：何呈版权：力天电子的时钟为系统时钟的1/40001APB的时钟等于系统时钟频率10APB的时钟为系统时钟的1/211无效7:2--无效NA主讲：何呈版权：力天电子系统时钟操作的程序设计……主讲：何呈版权：力天电子操作寄存器说明见手册……主讲：何呈版权：力天电子操作打开FASTGPIO功能，是由SCS（SystemControlandStatusflagsregister）寄存器控制的。位符号值描述复位值0GPIO0MGPIOPort0模式选择00GPIOPort0通过APB的地址访问1高速GPIOPort0使能。通过片上的存储器访问。31:1--无效NA版权：力天电子主讲：何呈FASTGPIO寄存器见手册……主讲：何呈版权：力天电子程序设计……主讲：何呈版权：力天电子下一讲课程安排第四讲：流水灯、蜂鸣器、数码管的程序设计