Quartus_II软件使用教程

©2008CytechTechnologyLtd.,CoQuartusII软件使用教程VincentSongQ22008Cytech-XA©2008CytechTechnologyLtd.,Co2StructuredASICHardCopy®II&HardCopyStratixHigh&mediumdensityFPGAsStratixIII,StratixII&StratixLow-costFPGAsCycloneIII,CycloneII&CycloneFPGAsw/clockdatarecoveryStratixIIGX&StratixLow-cost90-nmFPGAsforPCIExpress,GigabitEthernet,andSerialRapidIOupto2.5GbpsArriaGXCPLDsMAXII,MAX7000&MAX3000ConfigurationdevicesSerial(EPCS)&enhanced(EPC)ProgrammableLogicFamilies©2008CytechTechnologyLtd.,Co3QuartusII软件发布RoadMapQ4Q1Q2Q3Q420066.1Windows2000WindowsXP(32-bit&64-bit)RedHatEnterprise3(32/64-bit)LinuxSunWindowsQ17.0Q22007Q3Q4Q12008RedHatEnterprise4(32/64-bit)SuseServer9(32/64-bit)7.17.28.08.19.0Solaris8/9(32-bit&63-bit)2009RedHatEnterprise5NewWindowsVista©2008CytechTechnologyLtd.,Co4Multi-processorcoresnowmainstreamBenefitfastercompiletimes64-BitO/S–movingmainstreamBenefitaccesstomorethan2GBofmemory从QII6.1开始支持多核处理器和64位OS©2008CytechTechnologyLtd.,Co5QuartusII开发环境资源管理窗信息显示窗编辑状态显示窗工程工作区工具栏©2008CytechTechnologyLtd.,Co6主要快捷键CompilationreportChipPlanner(Floorplan&ChipEditor)ExecutioncontrolsAssignmentEditorSettingsPinPlannerProgrammerToopenstepbystepcompilationflow:1.ToolsCustomizeToolbars2.Select“Processing”CheckBox©2008CytechTechnologyLtd.,Co7Agenda设计流程概要建立工程设计输入编译综合使用SynplifyPro做综合布局布线AssignmentEditor管脚分配仿真器件编程时序约束SignalTapII逻辑分析仪©2008CytechTechnologyLtd.,CoQuartusII软件使用教程设计流程概要©2008CytechTechnologyLtd.,Co9TypicalPLDDesignFlowSynthesis-Translatedesignintodevicespecificprimitives-Optimizationtomeetrequiredarea&performanceconstraints-QuartusII,PrecisionSynthesis,Synplify/SynplifyPro,DesignCompilerFPGADesignSpecificationPlace&route-MapprimitivestospecificlocationsinsideTargettechnologywithreferencetoarea&performanceconstraints-SpecifyroutingresourcestobeusedDesignentry/RTLcoding-BehavioralorstructuraldescriptionofdesignRTLsimulation-Functionalsimulation(ModelSim®,QuartusII)-Verifylogicmodel&dataflow(notimingdelays)LEM512M4KI/O©2008CytechTechnologyLtd.,Co10TypicalPLDDesignFlowTiminganalysis-Verifyperformancespecificationsweremet-StatictiminganalysisGatelevelsimulation-Timingsimulation-VerifydesignwillworkintargettechnologyPCboardsimulation&test-Simulateboarddesign-Program&testdeviceonboard-UseSignalTapIIfordebuggingtclk©2008CytechTechnologyLtd.,CoQuartusII软件使用教程建立工程©2008CytechTechnologyLtd.,Co12设计新工程使用NewProjectWizard比较方便工程名可以使用任何名字，建议使用和顶层设计名相同的名字选择工程的路径顶层Entity名称，必须符合TOP文件中定义的module名称Filemenu新工程使用现有工程的设置©2008CytechTechnologyLtd.,Co13Adddesignfiles•Graphic(.BDF,.GDF)•AHDL•VHDL•Verilog•EDIF•VQMAdduserlibrarypathnames•Userlibraries•MegaCore®/AMPPSMlibraries•Pre-compiledVHDLpackages添加源文件（这一步骤可以跳过）©2008CytechTechnologyLtd.,Co14如果跳过新建向导的AddFile，可以在工程生产完毕之后，在导航界面的File下点击“DeviceDesignFiles”，右键弹出菜单选择“Add/RemoveFilesinProject”©2008CytechTechnologyLtd.,Co15Package可以选择器件的封装，Pincount可以选择器件的引脚数，Speedgrade可以选择器件的速度等级，这些选项可以缩小可用器件列表的范围，以便快速找到需要的目标器件。选择器件系列选择器件©2008CytechTechnologyLtd.,Co16选择综合、仿真、时序分析等第三方工具EDA工具设置©2008CytechTechnologyLtd.,Co17确认全部参数设置，若无误则单击Finish按钮，完成工程的创建；若有误，可单击Back按钮返回，重新设置。完成!©2008CytechTechnologyLtd.,Co18工程管理工程打包生成.qar文件工程复制CopyProjectArchiveProject©2008CytechTechnologyLtd.,Co19版本管理通过菜单Project-Revisions打开版本管理窗口，可以在原工程的基础上建立多个版本，并且可以比较，方便设计。注意：不同的版本只能对约束做更改，如果更改原设计，则所有版本均会更改。©2008CytechTechnologyLtd.,CoQuartusII软件使用教程设计输入©2008CytechTechnologyLtd.,Co21新建一个设计文件选择要创建的文件类型©2008CytechTechnologyLtd.,Co22QII7.1文本编辑器列对齐显示标记行对齐显示标记独立/整合窗口切换“Alt”键实现列操作的切换插入代码模版©2008CytechTechnologyLtd.,Co23使用MegaWizardPlug-inManager调用宏功能模块可以创建一个新的IP文件，也可以编辑已有的IP文件，或者拷贝已创建的文件。ToolsMegaWizardPlug-InManager语言和文件名选择megafunction或IP©2008CytechTechnologyLtd.,Co24MegaWizard示例察看本机和互联网上帮助文档资源利用情况用户设置©2008CytechTechnologyLtd.,Co25MegaWizard示例默认HDL源文件symbol文件(.bsf)可选器件声明文件(.cmp)例化模型文件(_int.v)黑盒子文件(_bb.v)示例波形(.html)©2008CytechTechnologyLtd.,CoQuartusII软件使用教程编译©2008CytechTechnologyLtd.,Co27QusrtusII全编译流程DesignFilesAnalysis&ElaborationSynthesisFitterConstraints&SettingsConstraints&SettingsFunctionalSimulationGate-LevelSimulationEDANetlistWriterFunctionalNetlistPost-FitSimulationFiles(.vho/.vo)Programming&Configurationfiles(.sof/.pof)TimeQuestTimingAnalysisAssembler*Thisisthetypicalflow.Othermoduleexecutableswillbeaddedifadditionalsoftwarefeaturesareenabled.©2008CytechTechnologyLtd.,Co28Processing选项StartCompilation−PerformsfullcompilationStartAnalysis&Elaboration−Checkssyntax&buildsdatabaseonly−PerformsinitialsynthesisStartAnalysis&Synthesis−Synthesizes&optimizescodeStartFitter−Places&routesdesign−GeneratesoutputnetlistsStartAssembler−GenerateprogrammingfilesStartTimeQuestTimingAnalyzerStartI/OAssignmentAnalysisStartDesignAssistant©2008CytechTechnologyLtd.,Co29Status&MessageWindowsAnalysis&Synthesis完成综合的功能Fitter是对设计进行布局布线Assembler为编程或配置目标器件建立一个或多个编程文件，包括.sof和.pof。TimingAnalyzer作为全编译的一部分自动运行，它观察和报告时序信息，例如:：建立时间、保持时间、时钟至输出延时、引脚至引脚延时、最大时钟频率、延缓时间以及设计的其它时序特性。©2008CytechTechnologyLtd.,Co30编译报告-资源报告资源报告资源的详细信息©2008CytechTechnologyLtd.,Co31编译报告-时序报告时序报告中按时序要求由差至好排列报告中首列一般为Slack值Slack=LargestRequiredTime-LongestAct