Protues数字钟大作业

数字钟设计大作业•数字钟电路是一款经典的数字逻辑电路，它可以是一个简单的秒钟，也可以只计分和时，还可以计秒、分、时，分别为12小时制或24小时制，外加校时和整点报时电路。•本题目的设计要求为：•能计秒、分、时，且为24小时制；•能进行数字显示；•分和时能够校对；•实现整点报时功能，且四高一低。本作业作为本课程Protues软件部分的考核依据之一,请认真按要求画好原理图并能够实现原理图的仿真。完成后按题目要求写实验报告,列出器件清单,打印原理图及仿真结果图,并将电子稿文档及原理图压缩打包,以自己名字命名,统一交给学习委员.5.5.1核心器件74LS90简介•本题目的核心器件是计数器。计数器的选择很多，常用的有同步十进制计数器74HC160以及异步二、五、十进制计数器74LS90。这里选用74LS90芯片。•74LS90的引脚图如图5-34所示。图5-3474LS90引脚图•74LS90内部是由两部分电路组成的。一部分是由时钟CKA与一位触发器Q0组成的二进制计数器，可计一位二进制数；另外一部分是由时钟CKB与三个触发器Q1、Q2、Q3组成的五进制异步计数器，可计五个数000~100。如果把Q0和CKB连接起来，CKB从Q0取信号，外部时钟信号接到CKA上，那么由时钟CKA和Q0、Q1、Q2、Q3组成十进制计数器。•R0(1)和R0(2)是异步清零端，两个同时为高电平有效；R9(1)和R9(2)是置9端，两个同时为高电平时，Q3Q2Q1Q0=1001；正常计数时，必须保证R0(1)和R0(2)中至少一个接低电平，R9(1)和R9(2)中至少一个接低电平。•74LS90的功能如表5-8所示。R0(1)R1(2)R0(1)R1(2)Q3Q2Q1Q0110×11×0000000000×11×011100110010××00×0××0×0×00×计数表5-874LS90的功能表•毫无疑问，本题每个74LS90都应首先接成十进制计数器，如图5-35所示。•74LS90内部原理如图5-36所示，这是一个异步时序电路。图中的S1、S2对应于集成芯片的6、7管脚，R1、R2对应于集成芯片的2、3管脚，CP0对应于14管脚，CP1对应于12管脚，Q3、Q2、Q1、Q0分别对应于11、8、9、12管脚。JKCPQQJKCPQQJKCPQQJKQQ&&SSCPRRCP1201120000111122222103333QQQQ0123SdRdCP3图5-3574LS90接成的十进制计数器图5-3674LS90的内部原理图5.5.2分步设计与仿真•1.计时电路•计时电路共分三部分：计秒、计分和计时。其中计秒和计分都是60进制，而计时为24进制。难点在于三者之间进位信号的实现。•(1)计秒、计分电路•个位向十位的进位实现。•用两片74LS90异步计数器接成一个异步的60进制计数器。所谓异步60进制计数器，即两片74LS90的时钟不一致。个位时钟为1Hz方波来计秒，十位计数器的时钟信号需要从个位计数器来提供。•进位信号的要求是在十个秒脉冲中只产生一个下降沿，且与第十秒的下降沿对齐。只能从个位计数器的输出端来提供，不可能从其输入端来找。而计数器的输出端只有Q0、Q1、Q2、Q3四个信号，要么是其中一个，要么是它们之间的逻辑运算结果。•把个位的四个输出波形画出来，如图5-37所示。由于74LS90是在时钟的下降沿到来时计数，所以Q3正好符合要求，在十秒之内只给出一个下降沿，且与第十秒的下降沿对齐。Q2虽然也只产生一个下降沿，但产生的时刻不对。图5-3774LS90接成的个位计数器时序图•这样，个位和十位之间的进位信号就找到了，把个位的Q3(11端)连接到十位的CKA(14端)上。•六十进制的实现。•当计秒到59时，希望回00。此时个位正好是计满十个数，不用清零即可自动从9回0；十位应接成六进制，即从0~5循环计数。用异步清零法，当6出现的瞬间，即Q3Q2Q1Q0=0110时，同时给R0(1)和R0(1)高电平，使这个状态变成0000，由于6出现的时间很短，被0取代。接线如图5-38所示。图5-3874LS90接成的60进制计数器•当十位计数到6时，输出0110，其中正好有两个高电平，把这两个高电平Q2和Q1分别接到74LS90的R0(1)和R0(1)端，即可实现清零。一旦清零，Q2和Q1都为0，不能再继续清零，恢复正常计数，直到下次再同时为1。•计秒电路的仿真图如图5-38所示，计分电路和计秒电路是完全一致的，只是周期为1S的时钟信号改成了周期为60秒即1分的时钟信号。•秒向分的进位信号的实现。•计分电路的关键问题是找到秒向分的进位信号。当秒电路计到59秒时，产生一个高电平，在计到60时变为低电平，来一个下降沿送给计分电路做时钟。•计秒电路在计到59时的十位和个位的状态分别为0101和1001，把这四个1与起来即可，即十位的Q2和Q0，个位的Q3和Q0，与的结果作为进位信号。使用74LS20四入与非门串反相器构成与门，如图5-39所示。•计分电路与计秒电路一样，只是四入与门产生的信号应标识为59分。图5-39计分电路的时钟信号•(2)计时电路•用两片74LS90实现二十四进制计数器，首先把两片74LS90都接成十进制，并且两片之间连接成具有十的进位关系，即接成一百进制计数器，然后在计到24时，十位和个位同时清零。计到24时，十位的Q1=1，个位的Q2=1，应分别把这两个信号连接到双方芯片的R0(1)和R0(2)端。如个位的Q2接到两个74LS90的R0(1)清零端，十位的Q1接到两个74LS90的R0(2)清零端。•计时电路的个位时钟信号来自秒、分电路产生59分59秒两个信号相与的结果，如图5-40所示图5-4024进制计时电路•计分和计时电路可以先单独用秒脉冲调试，以节省时间。联调时，可把秒脉冲的频率加大。•以上三部分电路接起来就是一个简单的无校时和报时的数字钟电路，如图5-41所示。图中为了把数显集中在一块，可以直接把时、分、秒的数码管拖动到一起。但为了仿真时使器件管件的逻辑状态显示不影响数显的效果，可以从主菜单中把逻辑状态显示去掉。具体操作为【System】→【SetAnimationOptions】打开如图5-42所示的对话框，取消选中“AnimationOptions”中的“ShowLogicStateofPins?”，然后单击“OK”按钮。图5-41具有秒、分、时的数字钟电路•2.校时电路•接下来把校时电路加上。校时电路主要完成校分和校时。选择校分时，拨动一次开关，分自动加一；选择校时时，拨动一次开关，小时自动加一。校时校分应准确无误，能实现理想的时间校对。校时校分时应切断秒、分、时计数电路之间的进位连线。•如图5-43，虚框内是校时电路，由去抖动电路和选择电路组成。图5-42仿真参数设置对话框图5-43校时电路•(1)去抖动电路•去抖动电路主要是由两个与非门构成的低电平触发有效的RS锁存器，SW1为校时拔动开关，无论校分或校时都拨动该开关。拨动一个来回，在U16:B与非门的输出端产生一个稳定的下降沿。•(2)选择电路•SW2和SW3都拔到左边，选择校时；SW2拔到右边、SW4拔到左边，选择校分；如果正常计数时，SW3和SW4都拔到右边，与校时电路断开联系。•3.整点报时电路•所谓整点报时，只报时不报分。为了简化电路，每当计到59分50秒时开始报时，响一秒停一秒，正好响五次。前四次为低音，最后一响为高音。•(1)报时开始信号•计到59分50秒时，分和秒计数器的状态如下：•分十位：Q3Q2Q1Q0=0101分个位：Q3Q2Q1Q0=1001•秒十位：Q3Q2Q1Q0=0101•其中，计到59分的信号已有，如图5-42中所示。只需把它和计秒电路的十位中的Q2Q0相与作为开始报时的一个条件即可。见图5-44，U17:A和U6:F组成的与门输出即为报时开始信号。图5-44整点报时电路•(2)报时锁存信号•用秒个位的计数器输出进行四高一低的报时锁存信号。现在来分析一下50~59秒之间秒个位的状态。秒个位：Q3Q2Q1Q00000000100100011010001010110011110001001•结合题目要求，通过这些状态的观察发现，秒个位的和Q0逻辑与后，正好在秒个位计到1、3、5、7时产生高电平，0、2、4、6时产生低电平，可作低四声报时的锁存信号；秒个位的Q3和Q0逻辑与后，正好在秒个位为9时产生高电平，可作高音的报时锁存信号，这样就产生了两个报时锁存信号。•(3)报时•把上述分析得到的报时开始信号分别和两个报时锁存信号相与，产生两路报时锁存信号，如图5-44，上面一路为高音报时锁存，下面一路为低音报时锁存。图中左面三个与非门实现的是与或逻辑，前面已经有介绍。•上下两路报时锁存信号分别与1kHz和500Hz的音频信号(20Hz~20kHz)相与或来驱动数字喇叭，实现整点报时功能。这里喇叭使用元件SOUNDER，它接收数字信号。•需要说明的是，调试时，可以把59分50秒这个报时开始信号直接用高电平取代，这样比较省时。另外实际连接电路时，可用555定时器产生一个1kHz的方波，再经D触发器二分频得到500Hz的方波信号。计时电路的1Hz方波也可由555定时器产生，但由于标准电阻和电容值的选择会带来一些积累误差，也可选用其他更精确的振荡电路来实现。•图5-45是完整的数字钟电路图图5-45完整的数字钟电路图