微电子学概论5章3-4

什么是设计规则？掩模的图形尺寸以及各层之间的相互关系的规定。5.3集成电路的设计规则制定目的：使芯片尺寸在尽可能小的前提下，避免线条宽度的偏差和不同层版套准偏差可能带来的问题，尽可能地提高电路制备的成品率（１）计算机绘图,分层,(L-edit,Autocad等）（２）生成文件（３）初缩版（４）分布重复（５）铬版制作5.3集成电路的设计规则5.3.0掩摸版制作（１）计算机绘图5.3集成电路的设计规则5.3.0掩摸版制作１层，黑2层，红初缩版5.3集成电路的设计规则5.3.0掩摸版制作分布重复（精缩版）5.3集成电路的设计规则5.3.0掩摸版制作工作版（铬版）制作(光刻技术）5.3集成电路的设计规则5.3.0掩摸版制作原版铬版完成5.3集成电路的设计规则5.3.0掩摸版制作第一层第２层VDSM电路设计对设计流程的影响美国国家半导体协会(SIA)预测年份199920012003200620092012密集线条：半节距(m)0.180.150.130.100.070.05缩小率-----0.830.860.770.700.71孤立线条：MPU栅长(m)0.140.120.100.070.050.035缩小率-----0.860.830.700.710.70DRAM@样品1G-----4G16G64G256GDRAM@批量产品256M1G1G4G16G64GVDSM电路设计对设计流程的影响时序问题突出，互连延迟超过门延迟，逻辑设计用的互连延迟模型与实际互连延迟特性不一致，通过逻辑设计的时序在布局布线后不符合要求。在逻辑设计阶段加入物理设计的数据综合优化中的关键路径以SDF格式传给布图规划，初步的连线延迟再传给综合优化工具（以PDEF格式）布局后将更精确的互连信息通过FLOORPLANTOOL传给综合优化工具，进行布局迭代时延驱动布线，完成后进行延迟计算和时序分析，布线迭代VDSM电路设计对设计流程的影响布图时面向互连，先布互连网，再布模块集成度提高：可重用（REUSE）模块IP模块针对各IP模块和其他模块进行布图规划，如何对IP模块等已设计好的模块进行处理功耗问题，尤其高层次设计中考虑布图中寄生参数提取变成三维问题全定制设计方法半定制设计方法可编程逻辑器件选择依据：设计周期、设计成本、芯片成本、芯片尺寸、设计灵活性、保密性和可靠性等最主要的：批量5.4集成电路的设计方法芯片成本CT：ynCVCCPDT小批量的产品：减小设计费用；大批量的产品：提高工艺水平，减小芯片尺寸，增大圆片面积5.4集成电路的设计方法全定制设计量身定做的设计在版图设计阶段，采用人工设计为主。对每个器件进行优化，芯片性能获得最佳，芯片尺寸最小设计周期长，设计成本高，适用于性能要求极高或批量很大的产品，模拟电路例如CPU,存储器，其他批量10万以上的IC5.4.1全定制设计方法设计技巧符号式版图设计：用一组事先定义好的符号来表示版图中不同层版之间的信息，通过自动转换程序转换举例：棍图：棍形符号、不同颜色不必考虑设计规则的要求；设计灵活性大符号间距不固定，可以进行版图压缩，减小芯片面积5.4.1全定制设计方法棒图与版图VccVdd5.4.1全定制设计方法专用集成电路（ASIC：Application-SpecificIntegratedCircuit）（相对通用电路而言）针对某一应用或某一客户的特殊要求设计的集成电路批量小、单片功能强：降低设计开发费用主要的ASIC设计方法：门阵列设计方法：半定制标准单元设计方法：定制掩膜版方法积木块设计方法：定制可编程逻辑器件设计方法5.4.2门阵列设计方法（gatearray)5.4集成电路设计方法5.4.2门阵列ASIC门阵列标准单元积木块可编程逻辑器件优点：适合小批量，多品种，降低设计成本缩短设计时间大部分工艺已经在电路设计之前完成。5.4.2互补型金属氧化半导体门阵列:互补型金属氧化半导体倒相器VssVddVinVoutpnVinVoutVdd地5.4.2互补型金属氧化半导体门阵列:互补型金属氧化半导体倒相器VssVddG1G2G3PN单元之间的通道5.4.2互补型金属氧化半导体门阵列:互补型金属氧化半导体倒相器相对VddA1A2A3A1A2A3YVdd相对Y门阵列设计小结引线孔以前的工艺完全作好，形成母片根据电路要求设计引线孔开引线孔，金属布线：2块版电路要求逻辑网表布线版图逻辑模拟版图检查母片单元库制版，圆片制作门阵列的优点设计周期短，成本低门阵列的缺点门利用率低，灵活性差，布通率低改进：标准单元，最常用的ASIC概念：形状和尺寸完全相同的单元排列成阵列，每个单元内部含有若干器件，单元之间留有布线通道，通道宽度和位置固定，并预先完成接触孔和连线以外的芯片加工步骤，形成母片根据不同的应用，设计出不同的接触孔版和金属连线版，单元内部连线及单元间连线实现所需电路功能母片半定制技术5.4.2门阵列设计方法（gatearray)门阵列结构单元区结构：举例：六管CMOS单元由该结构实现三输入或非门输入/输出单元：芯片四周举例：图5.16，输入、输出、电源输入保护(防止栅击穿)：嵌位二极管、保护电阻输出驱动：宽长比大的器件（梳状或马蹄状）5.4.2门阵列设计方法（gatearray)寄存器传输级行为描述逻辑网表逻辑模拟制版/流片/测试/封装设计中心Foundry向Foundry提供网表布局布线掩膜版图版图检查/网表和参数提取/网表一致性检查后仿真产生测试向量行为仿真逻辑图综合生成延迟文件单元库门阵列设计过程门阵列方法的设计特点：设计周期短，设计成本低，适合设计适当规模、中等性能、要求设计时间短、数量相对较少的电路不足：设计灵活性较低；门利用率低；芯片面积浪费5.4.2门阵列设计方法（gatearray)门海设计技术：一对不共栅的P管和N管组成的基本单元铺满整个芯片，布线通道不确定（可将基本单元链改成无用器件区走线），宏单元连线在无用器件区上进行门利用率高，集成密度大，布线灵活，保证布线布通率仍有布线通道，增加通道是单元高度的整数倍，布线通道下的晶体管不可用5.4.2门阵列设计方法（gatearray)激光扫描阵列：特殊的门阵列设计方法对于一个特殊结构的门阵列母片，片上晶体管和逻辑门之间都有电学连接，用专门的激光扫描光刻设备切断不需要连接处的连线，实现ASIC功能。只需一步刻铝工艺，加工周期短；采用激光扫描曝光，省去了常规门阵列方法中的制版工艺。但制备时间较长。一般用于小批量(200～2000块)ASIC的制造5.4.2门阵列设计方法（gatearray)一种库单元设计方法概念：从标准单元库中调用事先经过精心设计的逻辑单元，并排列成行，行间留有可调整的布线通道，再按功能要求将各内部单元以及输入/输出单元连接起来，形成所需的专用电路芯片布局：芯片中心是单元区，输入/输出单元和压焊块在芯片四周，基本单元具有等高不等宽的结构，布线通道区没有宽度的限制，利于实现优化布线。5.4.3标准单元设计方法（SC方法）标准单元单元布线压焊点标准单元库：在不同阶层里描述单元的一套基础数据。作用：将集成电路基础器件或电路存放在数据库里，供设计的时候调用。包括：名称，逻辑符号，单元内容包括：名称逻辑符号功能描述电路结构特性模型拓扑版图掩模版图INVOL3IInvolOIO0110ViVssVoVddViVssVoVdd掩模版图拓扑版图标准单元库：标准单元库中的单元是用人工优化设计的，力求达到最小的面积和最好的性能，完成设计规则检查和电学验证描述电路单元在不同层级的属性的一组数据逻辑符号（L）：单元名称与符号、I/O端：用于逻辑图功能描述电路结构、电学指标拓扑版图（O）：拓扑单元名、单元宽度高度、I/O位置及名称掩膜版图（A）举例：不同设计阶段调用不同描述5.4.3标准单元设计方法（SC方法）标准单元库主要包括与非门、或非门、触发器、锁存器、移位寄存器加法器、乘法器、除法器、算术运算单元、FIFO等较大规模单元模拟单元模块：振荡器、比较器等同一功能的单元有几种不同的类型，视应用不同选择5.4.3标准单元设计方法（SC方法）基本排列形式：双边I/O、单边I/O、连线单元（单层布线中用得较多、跨单元连线）走线：电源和地线一般要求从单元左右边进出，信号端从上下进出。可以在单元内部或单元边界电源线可以放在单元外，在布线通道内，便于根据单元功率要求调整宽度，从各单元引出端口电源线水平金属线，信号线用第二层金属或垂直多晶硅线，单元内部连线用第一层金属和多晶硅，单元之间连线在走线通道内单元拼接单元高度：器件宽度，（考虑最小延迟，最省面积，足够高度以保证电源线、地线、单元内部连线）5.4.3标准单元设计方法（SC方法）SC方法设计流程与门阵列类似SC方法特点：需要全套掩膜版，属于定制设计方法门阵列方法：合适的母片，固定的单元数、压焊块数和通道间距标准单元方法：可变的单元数、压焊块数、通道间距，布局布线的自由度增大较高的芯片利用率和连线布通率依赖于标准单元库，SC库建立需较长的周期和较高的成本，尤其工艺更新时适用于中批量或者小批量但是性能要求较高的芯片设计5.4.3标准单元设计方法（SC方法）布图特点：任意形状的单元（一般为矩形或“L”型）、任意位置、无布线通道BBL单元：较大规模的功能块（如ROM、RAM、ALU或模拟电路单元等），单元可以用GA、SC、PLD或全定制方法设计5.4.4积木块设计方法（BBL方法）设计过程：可以基于Foundry提供的单元库，更提倡用自己的单元库平面布置：影响延迟的单元靠近安放软件预估性能详细布图后仿真5.4.4积木块设计方法（BBL方法）BBL方法特点：较大的设计自由度，可以在版图和性能上得到最佳的优化布图算法发展中：通道不规则，连线端口在单元四周，位置不规则5.4.4积木块设计方法（BBL方法）概念：用户通过生产商提供的通用器件自行进行现场编程和制造，或者通过对与或矩阵进行掩膜编程，得到所需的专用集成电路编程方式：现场编程：采用熔断丝、电写入等方法对已制备好的PLD器件实现编程，不需要微电子工艺，利用相应的开发工具就可完成设计，有些PLD可多次擦除，易于系统和电路设计。掩膜编程：通过设计掩膜版图来实现所需的电路功能，但由于可编程逻辑器件的规则结构，设计及验证比较容易实现。5.4.5可编程逻辑器件设计方法（PLD方法）可编程逻辑器件分类ROM、EPROM、EEPROM、PLA、PAL、GAL可编程逻辑阵列（PLA）：实现数字逻辑基本思想：组合逻辑可以转换成与-或逻辑基本结构：5.4.5可编程逻辑器件设计方法（PLD方法）PLA基本结构“与”矩阵“或”矩阵X1X2XnP1PmO1O2O3Op将“与”矩阵或“或”矩阵的格点上是否有晶体管作为选择，编程出任意逻辑。采用不规则的晶体管位置实现一定的逻辑，但晶体管可能的位置是规则的5.4.5可编程逻辑器件设计方法（PLD方法）举例：尽量采用“或非”门baabO1babaO2nnxxxxxxxxO321321时钟2O2O1时钟1abVDDVDDPMOS管NMOS管5.4.5可编程逻辑器件设计方法（PLD方法）可编程阵列逻辑(PAL)和通用阵列逻辑(GAL)PAL：固定或矩阵（八个输入端即可满足逻辑组合要求），可编与矩阵（输入项可增多）结构简化、工艺简单现场编程不同输出结构选用不同的PAL器件5.4.5可编程逻辑器件设计方法（PLD方法）GAL：固定或矩阵：浮栅工艺：控制栅上施加足够高的电压且漏端接地时，浮栅上将存储负电荷，当控制栅接地而漏端加适当的正电压时，浮栅将放电，实现了电编程；具有不挥发性，掉电后不用重新编程提高可编程速度和器件速度电擦写，可重复编程，不需要窗口式的封装输出逻辑单元有一些考虑：可编程可重新配置具有安全保护单元编程方式：现场编程5