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第十章工艺集成集成电路工艺主要分为以下几大类：氧化：干氧氧化、湿氧氧化、水汽氧化CVD：APCVD、LPCVD、PECVDPVD：蒸发、溅射外延扩散离子注入光刻：紫外光刻、X射线光刻、电子束光刻刻蚀：干法刻蚀、湿法刻蚀工艺集成：运用各类工艺技术形成电路结构的制造过程制膜工艺掺杂工艺图形转换自隔离：MOSFET源、漏极的导电类型相同，并与衬底导电类型相反，所以MOSFET本身就被pn结隔离，即自隔离(self-isolated)。源漏电流只有在导电沟道形成后才能形成，只要相邻晶体管之间不存在导电沟道，相邻晶体管间便不会存在显著的电流。只要维持源-衬底pn结和漏-衬底pn结的反偏，MOSFET便能维持自隔离。MOS集成电路的晶体管之间不需要pn结隔离，可大大提高集成度。10.1.1MOS集成电路中的隔离10.1、集成电路中的隔离寄生MOSFET：由于集成电路是通过金属引线实现互联的，当金属引线经过两个MOSFET之间的区域(场区)时，会形成寄生的MOSFET。如图所示，寄生的MOSFET以金属引线为栅、引线下两个MOSFET间的区域为寄生导电沟道、高掺杂区(2)和(3)为源漏。因此，MOS集成电路中的隔离主要是防止形成寄生的导电沟道，即防止场区的寄生MOSFET开启。防止场区的寄生MOSFET开启的方法：提高寄生MOSFET的阈值电压，使寄生场效应晶体管的阈值电压高于集成电路的工作电压。通常场区的阈值电压要比集成电路的电源电压高3～4V，以使相互隔离的两个MOSFET间的漏电流小于lpA。提高场效应晶体管阈值电压的方法主要有两种：增加场区SiO2的厚度，但是过厚的氧化层将产生过高的台阶，从而引起台阶覆盖的问题，通常场氧化层厚度为栅氧化层厚度的7-10倍。增大氧化层下的沟道掺杂浓度，即形成沟道阻挡层。通常利用离子注入方法提高场氧化层下硅表面区的杂质浓度。在MOS集成电路中同时使用上述两种方法进行器件的隔离，从而提高场区晶体管的阈值电压。首先在清洗后的硅片上热氧化制备20-60nm的SiO2层，称为SiO2衬垫或SiO2缓冲层，用于减缓Si衬底与Si3N4层之间的应力。通常缓冲层越厚，Si与Si3N4间的应力越小，但是由于横向氧化作用，厚的缓冲层将削弱作为氧化阻挡层的Si3N4的阻挡作用，改变有源区的形状和尺寸。在SiO2缓冲层上，利用CVD工艺淀积一层厚度为100～200nm的Si3N4层作为氧化阻挡层。光刻和刻蚀Si3N4层和SiO2层以形成场氧区。场氧化层是采用选择氧化方法制备的，称为局部场氧化工艺，即LOCOS隔离工艺（LOCalOxidationofSilicon）。LOCOS方法形成的厚SiO2层是半埋入方式的，可以减小表面的台阶高度。在工艺上厚的场氧化层和高浓度杂质注入是利用同一次光刻完成的。LOCOS隔离工艺在光刻胶保护下进行离子注入，提高场氧化层下沟道的杂质浓度，形成沟道阻挡层，提高寄生场氧MOSFET的阈值电压。去除光刻胶后进行场区氧化，在已形成的沟道阻挡层上热氧化生长0.3～1.0μm的场SiO2层，形成器件的隔离。最后去除Si3N4层。由于氧化剂通过SiO2层横向扩散，使氧化反应横向扩展，生成逐渐变薄的SiO2层，通常称为鸟嘴。由于鸟嘴的形成，使场氧区向器件有源区横向扩展，通常0.5～0.6μm厚的场氧化层每个边缘约有0.5μm的鸟嘴区域。鸟嘴区属于无用的过渡区，对提高集成电路的集成度不利。在亚微米集成电路制备中，对LOCOS隔离工艺进行改进，出现了减小鸟嘴，提高表面平坦化的隔离方法。1.回刻的LOCOS工艺：通过回刻除去部分场氧化层，从而使表面平坦并恢复部分被鸟嘴占去的有源区。2.多晶硅缓冲层的LOCOS工艺：由于鸟嘴的形成与二氧化硅缓冲层密切相关，减薄二氧化硅缓冲层可以减小鸟嘴的尺寸，因此在多晶硅缓冲层的LOCOS工艺中，利用多晶硅和二氧化硅叠层替代单一的二氧化硅缓冲层(多晶硅50nm/SiO25~10nm)，可以大大降低鸟嘴的尺寸。3.界面保护的局部氧化工艺：在缓冲二氧化硅层之下直接先淀积一薄层10nm左右的氮化硅，从而保护了Si界面，抑制氧化气氛的横向扩散，大大降低了鸟嘴的尺寸。LOCOS隔离工艺的改进---减小鸟嘴侧墙掩蔽隔离是一种无鸟嘴的隔离工艺。SiO2和Si3N4层的制备和普通的LOCOS工艺相同，但刻蚀时，除了刻蚀Si3N4和SiO2外还需要腐蚀硅层，腐蚀的硅层厚度约为场氧化层厚度的一半。通常采用KOH等各向异性腐蚀法，在100硅表面形成倾斜60度左右的侧墙。随后再淀积第二层SiO2缓冲层和Si3N4层，并采用CVD方法在上面淀积一层SiO2。各向异性腐蚀CVDSiO2层以后，只剩下侧墙部分。在SiO2侧墙保护下腐蚀Si3N4和SiO2层直至露出硅，然后再去除CVDSiO2侧墙，形成由Si3N4和SiO2层包围的平台。进行沟道阻挡层注入和场SiO2层生长。最后去除Si3N4和缓冲SiO2层。侧墙掩蔽隔离浅槽隔离(STI)是一种全新的MOS集成电路隔离方法，它可以在全平坦化的条件下使鸟嘴区的宽度接近零，目前己成为0.25m以下集成电路生产过程中的标准器件隔离技术。浅槽隔离的工艺：首先利用高各向异性的干法刻蚀工艺在隔离区刻蚀出深度较浅的(0.3～0.6μm)的沟槽用CVD方法进行二氧化硅填充用CMP方法除去多余的SiO2层和Si3N4层，达到在硅片上选择性保留厚氧化层的目的。浅槽隔离(STI，ShallowTrenchIsolation)在传统的双极集成电路中的隔离主要是采用结隔离，结隔离已经成为双极集成电路的标准埋收集极工艺的重要组成部分。10.1.2双极集成电路中的隔离在外延层上淀积SiO2并进行光刻和刻蚀，去除光刻胶露出隔离区上的Si，随后进行硼扩散，形成p型隔离区。在硅衬底上形成了许多由反偏p-n结隔离开的孤立的外延岛。由于需要扩透整个n型层，因此硼的隔离扩散是双极工艺中最费时的。结隔离的工艺简单，但存在两个主要问题：隔离区较宽。硼的横向扩散显著，横向扩散的距离是纵向扩散距离的75％~80％，p型隔离区的宽度一般是n层深度的2倍，使集成电路的有效面积减少，对提高集成电路的集成度不利。隔离扩散引入较大的收集区-衬底和收集区-基区电容，不利于集成电路速度的提高。1、CMOS集成电路中的阱CMOS集成电路中必须在同一硅片上制备n沟和p沟器件，而pMOS需要在n型硅衬底上制备，nMOS需要在p型硅衬底上制备，因此必须在衬底上制备与硅衬底导电类型相反的掺杂区域。在硅衬底上形成的、掺杂类型与硅衬底相反的区域称为阱(well)。阱通常是通过注入或扩散工艺形成的，掺杂为n型称为n阱，掺杂为p型的称为p阱，而在同一硅片上形成n阱和p阱的称为双阱(twin-well)。10.2CMOS集成电路中的工艺集成10.2.1MOS集成电路的发展10.2.2CMOS工艺中的基本模块及对器件性能的影响p阱CMOS是最早应用于集成电路制备工艺中的。原始硅衬底采用n型，注入p型杂质形成p阱。阱的掺杂浓度比衬底掺杂浓度高，但由于电子迁移率比空穴迁移率高，p阱工艺容易实现两种MOS器件的性能匹配。p阱CMOS工艺适于制备静态逻辑电路。p阱CMOSn阱CMOS在n阱工艺中，pMOS器件制作在掺杂浓度较高的n阱内，而nMOS器件则制作在掺杂浓度较低的衬底上，因此n阱工艺易于获得高性能的nMOS器件。在l～2μm工艺中，n阱工艺常用于微处理器、DRAM等的设计。典型的双阱工艺流程：先在硅衬底上生长一层薄氧化层和氮化硅阻挡层，然后进行光刻、刻蚀，露出n阱区并离子注入磷。在n阱区生长约350nm的厚氧化层，氮化硅保护n阱以外的区域不会氧化。去除氮化硅层，露出p阱区，注入硼，由于n阱区上有厚氧化层覆盖，阻挡离子注入，因此可以自对准地在n阱以外的区域形成p阱。进行退火，使双阱中的杂质同时推进。这样形成的双阱只需一次光刻，避免了多次光刻的对准难题。双阱CMOS双阱CMOS工艺在极轻掺杂的外延硅衬底上分别形成n阱和p阱，如图。在通常的工艺中，阱是通过离子注入后推进到所需的深度形成的，阱中的杂质在推进过程中，在纵向扩散的同时也存在着横向扩散，横向扩散不利于集成度的提高。因此，采用高能离子注入将杂质直接注入到所需深度，从而避免了杂质的严重横向扩散。利用高能注入形成的阱，表面处的杂质浓度较低，通常称为反向阱。不同阱之间横向扩散少，阱表面杂质浓度较低，有利于器件特性的改善。反向阱由于需要在同一衬底上制备nMOS和pMOS，CMOS集成电路中多晶硅栅电极掺杂类型的选择是一个关键问题。对于逻辑电路，希望n沟和p沟器件具有数值相同的阈值电压。采用n+多晶硅作为栅电极，n+多晶硅材料与n型衬底和p型衬底间的功函数不对称。nMOS很容易达到所需的阈值电压VTn，但是对于pMOS器件，由于功函数的非对称性，通常需要对沟道注入一浅层硼，调整阈值（阈值调整注入）。这类器件的穿透效应显著，使pMOS的漏电流增大，芯片功耗增加。采用p+多晶硅作为栅电极，pMOS很容易达到所需的阈值电压，由于功函数的非对称性，nMOS的阈值电压难以调整，必须采用补偿的方法。同样会引起nMOS器件性能的退化。2、CMOS集成电路中的栅电极多晶硅栅电极的掺杂理想的方法是采用双掺杂多晶硅栅工艺，在同一芯片上分别使用n+和p+多晶硅栅电极，即nMOS采用n+多晶硅栅电极，pMOS采用p+多晶硅栅电极。这样可以使得nMOS与pMOS在阈值电压、沟道长度、沟道掺杂等多方面对称。在双掺杂工艺中，首先淀积和刻蚀的是非掺杂的多晶硅，随后多晶硅的掺杂和相应的源漏区域的掺杂同时完成。双掺杂多晶硅栅工艺在传统的CMOS器件中，源漏区只是一个单一的pn结，随着器件特征尺寸的不断缩小，CMOS集成电路的源漏结构逐渐变得越来越复杂。3、CMOS集成电路中的漏源结构轻掺杂源漏结构(LDD)：多晶硅栅边缘到漏端是轻掺杂的LDD区，可承受源漏之间的高电压。通过优化LDD区域的电荷和长度，可以使源漏的穿通电压达到最大值。源漏结构的发展源漏扩展结构(S/Dextension)：随着器件特征尺寸的进一步缩小，为了获得更浅的结深和更高的掺杂浓度以改善器件的特性、抑制短沟效应，出现了源漏扩展结构，其中超浅的扩展区用以形成浅结，抑制短沟效应；较深的源漏区用以形成好的欧姆接触、降低接触电阻。利用大角度倾斜注入反型杂质的技术：进一步降低短沟效应、降低源漏扩展区的横扩、提高杂质分布的梯度以降低源漏串联电阻，在源漏扩展区周围形成反型掺杂区，其杂质分布截面类似于晕环(halo)和袋状结构。(1)采用Si+或Ge+注入，使Si衬底的注入区预非晶化。预非晶化的结果使晶体表面取向杂乱，从而降低沟道效应。(2)极低能量下的BF2或B注入(＜10kev)。由于注入BF2时存在氟，通过退火去除缺陷较困难，所以通常选用B的极低能注入效果较好。(3)退火通常采用快速热退火(RTA：RapidThermalAnnealing)。随着器件特征尺寸的缩小，必须缩小源漏结深以抑制短沟效应并提高器件间隔离性能。由于B的质量较轻，注入B后，杂质分布会出观较长的拖尾，即存在沟道效应，因此制备浅的p+/n结要比n+/p结困难。在0.25μm以下的工艺中通常采用注入BF2，但仍然存在不可忽略的杂质分布拖尾。因此，进行了大量研究以获得超浅、高激活、低缺陷的pn结。4、自对准结构和接触自对准技术是利用单一掩模版在硅片上形成多层自对准结构的技术，不仅工艺简化，且消除了多块掩模版之间的对准容差。随着器件特征尺寸的不断缩小，自对准技术已经成为一种常用的工艺方法。最早发展起来和最常用的自对准技术是源漏的自对准注入（也称为硅栅自对准），即在多晶硅栅的掩蔽下自对准地进行源漏区的杂质注入，并同时完成多晶硅栅的杂质注入。自对准的多晶硅栅避免了采用铝栅时多次光刻引起的栅极错位。图(a)，进行源、漏区注入以形成pn结。图(b)，淀积50-l00nm的Ti薄膜。图(c)，在N2气氛中，500-600℃退火，金属Ti与硅或多晶硅接触的地方发生