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VLSI设计基础实验一：EDA工具的使用（一）、实验内容：1、了解集成电路自动布局布线设计工具（Astro)，掌握其使用基本方法。2、初步了解掌握VLSI的设计方法。（二）、实验方式与分组要求:二人一机,上机操作。（三）、实验步骤:1、启动Astro软件，输入指令：Astro。打开该软件的界面如图所示，然后首先要做好载入设计对象前的准备工作，所以先点击TOOLS选项下面的dataprep选项使软件做好载入数据之前的准备。（三）、实验步骤:2、然后选择netlistin下的verilogintocel选项选择需要载入的对象库。分别选择libraryname、verilogfilename、techfilename以及对应高低电平1和0的电源和地的选项netnamefor1’b1和netnamefor1’b0。其中verilogfilename是后缀为.v的文件，techfile的文件后缀是tf。（三）、实验步骤:（三）、实验步骤:3、选择完以上路径后点击globalnetoption给整个设计的VDD和GND定义，如图所示。（三）、实验步骤:4、然后选择选项referencelib选择设计需要的参考工艺库CZ6H.3AL.tf（图6）。这个库是除了工艺techfile以外仍然需要的库CZ6H_3AL_IO和CZ6H_ptf_5V_LIB，该库的后缀也为tf，位置位于找F/LIB/ps/_astro下面。（三）、实验步骤:5、完成以上操作后就可以选择设计所需要的设计库和单元了，在这里点击选择library和CELL选项下面的open就可以得到如图所示的简单版图布局了。（三）、实验步骤:6、接下来可以对布局需要的版图位置进行设置了，在这里选择选项designsetup下的setupfloorplan进行版图位置的设置了。（三）、实验步骤:Rowcoreratio选项一般选择1，决定了金属布线通道在芯片中占的布线通道的大小，当为1时表明金属布线通道不占用芯片周围的空间而是在芯片内部电路结构的上方走线。Doubleback和flipfirstrow一般都要选择，前者表示芯片内部单元是背靠背的布局方式，后者不确定待查。Coretoleft和coretoright、coretotop、coretobottom表示芯片内部的核与pad之间的布线距离，一般该距离选择为电源VDD环和地GND环之和还多一点，因为在内部的核与pad之间有时还要插入一些buffer，因此要为电源环和地环预留足够的空间。（三）、实验步骤:7、接下来选择选项卡PreRoute下的RectangularRings来连接VDD与GND环，如图所示。在这里要netname选项中输入所选择的电源和地。同时还要选择AREA为绝对类型，以及合适的合适的电源环和地环的宽度，在这里宽度都选择15，在0.18工艺条件下15的宽度大概可以通过15mA的电流。这个宽度要根据设计和工艺文件来修改和设置。（三）、实验步骤:8、接下来导入前面做PC综合时所使用的约束文件，这样的目的时保证布局布线和综合的约束条件是一致的，从而保证后端流程的正确性。为了导入约束文件，需要点选选项卡Timing下的TimingSetup选择astro时序工作的环境设置。在environment选择三项必选项EnableTimeBorrowing、IgnorePropagatedClock、EnableIdealNetworkDelay，剩下的选项根据设计需要进行选择。（三）、实验步骤:9、选择完environment下的选项后，继续选择寄生参数parastics下面的必选项OperatingCond为max和min，CapacitanceModel为tlu＋，接着选择model下面的必选项OperatingCond为max和min。完成上述环境设置之后要进行PC综合时所使用的约束文件的载入。点选选项Timing下的LoadSDC选项，输入PC生成的后缀为sdc的约束文件即可。注意文件路径一定要正确。（三）、实验步骤:10、为了验证是否所有的约束都已经载入可以点选Timing下的TimingDataCheck的默认设置来获取一个报告看是否所有的约束都已经载入。接下来就可以进行芯片的预布局了，在这里点选InPlace下选择选项PlacementCommonOptions，选择选项optimizationmode为Congestion,Timing模式，其他的都可以使用默认模式。（三）、实验步骤:11、接下来选择PrePlace下的Pre-PlacementOptimization，使用默认值就可以了。完成上述操作后就会得到芯片布局的一个概貌图了。（三）、实验步骤:12、接下来选择Timing下的TimingReport观看时序报告，在这里可以通过修改number和slackthreshold选项设置报告的路径数和修改默认的slack大小，如图。选择完成以后会自动弹出一个时序报告。（三）、实验步骤:13、接下来选择InPlace下的DesignPlacement，选择的选项in_placementoptimization，并且设置为5，speed为medium，如图所示。（三）、实验步骤:14、然后选择InPlace下的DisplayCongestionMap观察Congestion报告，在这里使用DisplayCongestionMap的默认设置点击apply。如果命令行没有问题的话，就点击clear清除报告，然后选择cancel退出。选择Timing下的TimingReport观察时序报告。15、然后点选PostPlace下的Post-PlaceOptimizationPhase1进行设计优化，设置optimizationeffort为medium，点选useglobalrouting、setuofixing、holdfixing、designrulefixing、fixtan\cap选项。（三）、实验步骤:16、完成优化后点选TIME下的TIMEREPORT观察时序报告。没有问题的话就进行时钟网络的布局布线，点选ClockClockCommonOptions，使用其默认设置对设计需要的时钟树进行环境设置，如图。（三）、实验步骤:17、接下来选择Clock下的ClockTreeSynthesis进行时钟树的布局插入，在这里也使用该选项设置的所有默认项。可以通过选择Clock下的SkewAnalysis来的到关于clock的一个时序报告。18、接下来要进行的工作是对芯片中的单元进行电源和地的布线，点选PreRoute下的ConnectPortstoP/G选择电源和地的设置，这和前面做电源环与地环的操作是完全一样的，接下来点选PreRoute下的StandardCells使用默认值即可得到与VDD、GND存在连接关系的芯片内部布图（如图）。单元间的红色连线就是GND和VDD的连接。（三）、实验步骤:19、接下来对其他的信号线进行布线连接，点选RouteSetup下的RouteCommonOptions，按照如图所示进行选择，使能globalrouting的timingdriven、ClockRouting的balanced、TrackAssign的TimingDriven、SameNetNotch的checkandfix、Wire/ContactEnd-of-lineRule的checkandfix，其他的都使用默认设置。（三）、实验步骤:20、完成上述操作后，选择Route下的RouteNetGroup，选择NetName(s)From的Allclocknets、Phase的global,trackassign,detail、Danglingwires的Discard、使能Optimizeroutingpattern，其他的使用默认设置。（三）、实验步骤:21、然后选择Route下的GlobalRoute对全局信号线进行布线操作。完成以上操作后将得到布线完成的设计如图。（三）、实验步骤:22、在完成上述操作后选择Route下的AutoRoute，使用默认设置就可以完成一个完整的布线设计了，得到芯片的布线图如图。（三）、实验步骤:23、若有DRCviolations，则需使用Route下的DetailRouteSearch&Repair去修正。24、当完成以上操作后，芯片的基本布局布线就完成了，下面需要做的工作就是将版图文件导出。选择Tools下的DataPrep先将工具由Astro切换到DataPrep，然后选择Output下的StreamOut来将GDSII文件导出。此处一定要注意OutputPins中要选取AsText，否则作CalibreLVS会有问题。选项的基本设置如下图所示。需要注意设置完StreamOutdatafile以后还要点击pin/netoption进行选择astext和asgeometry，否则转出來的layout会没有pin的形狀或者CalibreLVS会有问题。（三）、实验步骤:25、还可以使用Astro将该电路的版图信息导成verilog或者edif进行输出。先选择Cell下的RepairHierarchyInformation对电路连接关系进行修正，然后选择Cell下的HierarchicalVerilogOut导出verilog来给caliberblockboxLVS使用，该选项下的设置如图5所示。务必注意：在对电路进行修正之前一定要将CELL关闭，才能进行修正操作，在修正接受之后要再次在CELL下面打开这个单元进行Verilog网表的导出。（四）、实验要求:按照上述实验步骤，对所提供的网表文件进行自动布局布线操作。所需使用的文件：1、DC综合所得网表文件：new_top1_dc2、DC综合所得时序文件：new_top1_dc.sdc