数电考研辅导2013

《数字电子技术》考研辅导陶文海安徽师范大学物理与电子信息学院目录•数制和代码•逻辑代数•组合逻辑电路•时序逻辑电路返回一、数制和代码例1.1.1已知方程的解为，则该方程中的系数采用的是进制。2311740XX8X解：设该方程中的系数采用的是J进制。0100202183181740JJJJJJJ226431874017600JJJJJ125JJ舍去例1.1.2已知方程的解为，则该方程中的系数采用的是进制。25501250XX8X解：设该方程中的系数采用的是J进制。001002102585081250JJJJJJJJ2256458250383250JJJJJ1325JJ例1.2.1用原码表示符号数，则位二进制代码能表示的十进制整数的个数是；用反码表示符号数，则位二进制代码能表示的十进制整数的个数是；用补码表示符号数，则位二进制代码能表示的十进制整数的个数是。nnn21n21n2n例1.2.2设，，，在下列4位补码符号数的运算中，肯定能产生溢出的是。***0A补***1B补***0C补1.（A+B）2.（A-C）3.（B+C）4.（B-C）4A.（00001101）B.（11110010）C.（11001101）D.（10001101）例1.2.3已知二进制原码为，那么对应的8位补码是。001101BAA.一组四位二进制数组成的BCD码只能表示一位十进制数。B.BCD码是一种人为选定的0-9十个数字的代码。C.BCD码是一组四位二进制数，能表示十六以内的十进制数。D.BCD码有多种。例1.3.1下列几种说法中与BCD码性质不符的是。CA.1110B.1111C.0100D.1100例1.3.2四位二进制数1011所对应的Gray码为。A例2.1逻辑函数和逻辑函数之间满足关系。12457914FABCD，，，，，，，，A.对偶B.相等C.香农展开D.反演2168101113FABCD，，，，，，，，A方法一112457914FABCDFABCDABCDABCDABCDABCDABCD，，，，，，，，22168101113FABCDFABCDABCDABCDABCDABCDABCD，，，，，，，，解：二、逻辑代数基础方法二例2.1逻辑函数和逻辑函数之间满足关系。12457914FABCD，，，，，，，，A.对偶B.相等C.香农展开D.反演2168101113FABCD，，，，，，，，编号2（0010）与13（1101），4（0100）与11（1011），5（0101）与10（1010），7（0111）与8（1000），9（1001）与6（0110），14（1110）与1（0001）互为对偶。A解：例2.2将逻辑函数化简为时是使用了约束项。BCDABCCDBCBDBCABCD方法一BDBCBDBCBCBDBCBCCDBCBCCDBCDABCDABCDBCCDBCDBCDABCCDBCABCDBCDCDBC方法二逻辑函数的卡诺图。BCDABCCDBCBDBC逻辑函数的卡诺图。例2.2将逻辑函数化简为时是使用了约束项。BCDABCCDBCBDBCABCD例2.3已知逻辑函数和，试用卡诺图求出逻辑函数。11236791112131415FABCD，，，，，，，，，，，，，2014568121314FABCD，，，，，，，，，，，12FFF解：220145681213142379101115FABCDFABCD，，，，，，，，，，，，，，，，，，，，FCDABCABD例2.4用卡诺图化简逻辑函数,,,,FABCDE0,3,4,6,7,8,11,15,16,17,20,22,25,27,29,30,31m解：方法一ABCDFADEABEBCEACDEABCDACDE方法二0A1AABCDFADEABEBCEACDEABCDACDE例2.4用卡诺图化简逻辑函数,,,,FABCDE0,3,4,6,7,8,11,15,16,17,20,22,25,27,29,30,31m方法三ABCDFADEABEBCEACDEABCDACDEEEEEEEEEEEEEEEEEE例2.4用卡诺图化简逻辑函数,,,,FABCDE0,3,4,6,7,8,11,15,16,17,20,22,25,27,29,30,31m例4.1.1试用一片4位二进制加法器74LS283实现4位无符号数乘3的逻辑电路，即，其中。（不能附加其他门电路）3PA3210Aaaaa解：32PAAA3210Aaaaa32103210A020aaaaAaaaa①.四、组合逻辑电路3210321054321020+0AaaaaAaaaaPPPPPP②.排竖式由上式可知，32103210321032100AAAAaaaaBBBBaaaCI加法器的输入：加法器的输出：32104321005SSSSPPPPPaCOP③.逻辑电路图如图4.1.1所示。74LS2833210BBBB3210AAAA3210SSSSCICO3210aaaa4321PPPP05P0P图4.1.1当时，；00PQPQPMQM0M例4.1.2试用一片4位二进制加法器74LS283，并辅以适当的门电路，实现两个4位二进制无符号数(、)的加法运算。（要求电路有一个输入控制端，当时，电路进行运算；当时，电路进行运算。运算结果为负时，用补码表示）。3210PPPPP3210QQQQQM0MPQ1MPQ解：①.理论分析111PQPQPPQMQPMQ补补当时，。1M②.结论加法器的输入：3210321032103210AAAAPPPPBBBBMQMQMQMQCIM逻辑电路图如图4.1.2所示。图4.1.274LS2833210BBBB3210AAAA3210SSSSCICO3210PPPP3210QQQQM=1000=1000=1000=1000====01100=1BCDABCDFACBCABDBCDCABCBDABCDBCDABBDBDBDBDDDCDABCDABCDBCDBCDBCBCDCCBCDADBABCDCDACDACDCDACDACDBACCDCDCDCDCDBCDBCDCDBDBA例4.2.1试用两片4—1MUX（74LS153）实现逻辑函数，其中为使能信号（低输入有效），、作为选择控制信号。FACBCABDBCDBCD解：方法一（公式法）将上式与4—1MUX的逻辑函数进行对比可知。100101102103YEAADAADAADAAD1210101112132021222312,;,0,1;1,0;EBEBAACDDDADDDDDDFYY方法二（卡诺图法）处理时，注意B为使能，C、D为选择信号，必须全部保留。000111100011101111111101ABCDFBCDBCDBCDBCDABCDABCDCDBCDCDACDA以下同方法一。逻辑电路图如图4.2.1所示。74LS153(1)1Y10111213DDDD1110AA1ECD74LS153(2)2Y23222120DDDD2120AA2E1AB=10001F01图4.2.1例4.2.2试用一片或多片4—1MUX（74LS153）实现逻辑函数，不能使用其他任何器件。gABCBCCD11gABCABCDCDCDABAB解：00011110001101111111111101111ABCD11gABCABCDCDCDABAB111gABCABgABAB11110gCDCDCDCDCDCDCD1gCDCDCD令：21202021122232,,1AAABDCDgDDgY所以111010111213111,0AACDDDDDgY所以逻辑电路图如图4.2.2所示。图4.2.274LS153(1)1Y13121110DDDD1110AA1ECD74LS153(2)2Y23222120DDDD2120AA2Eg11gAB例4.2.3请只用1片4—1MUX（74LS153）实现逻辑函数，的功能。要求电路中只能使用输入变量的原变量，不能使用输入变量的反变量，除芯片的使能端外不能使用“0”和“1”常量，也不能使用附加门电路。,,,=3,6,8,10,11,13,14,15FABCDm解：000111100010111111110111ABCDFBDABDCBDCBDA所以100312,AABDDDADDCYF逻辑电路图如图4.2.3所示。74LS153Y3210DDDD10AAEBDFAC图4.2.3例4.3.1连接下面电路中译码器的输出和与门的输入端，使该电路能正确地实现逻辑函数，图4.3.1中输入信号已经连接好，要求不改动不增加任何电路元件，只连线即可。FBCBCAC解：①.,,1,3,4,6,7FBCBCACBACBACBACBACBACFBACm②.025,,0,2,5FBACmYYY③.025,,FBACYYY逻辑电路图如图4.3.1所示。2—4线译码器（1）11E1110AA13121110YYYY2—4线译码器（2）2E2120AA23222120YYYYACB&0000F图4.3.1例4.3.2能将一路数据在地址码指示下传输到某一指定输出端的数字电路叫数据分配器。试用3—8线译码器（74LS138）设计一个8路数据分配器。解：②.输出信号表达式为①.设8路数据分配器的地址信号为，输入信号为；电路输出信号为。Date210AAA017,,,ZZZ0210210012102101221021023210210342102104521021056210210672102107ZAAADAAADYDZAAADAAADYDZAAADAAADYDZAAADAAADYDZAAADAAADYDZAAADAAADYDZAAADAAADYDZAAADAAADYD逻辑电路图如图4.3.2所示。图4.3.2Data174LS13801234567YYYYYYYY01234567ZZZZZZZZABCSTSTST210AAA1210AAA=1000=1000=1000=1000=1000=1000=1000=1000例4.3.3要设计一个4裁判表决电路，其中A裁判为主裁判，B、C、D为副裁判。表决规则为：少数服从多数；当同意和反对人数相同时，服从主裁判。电路设计规则为：同意用逻辑“1”表示，反对用逻辑“0”表示；电路输出F等于‘0’表示表决不通过，F等于‘1’表示表决通过。将两片3—8线译码器（74LS138）扩展为4-16线译码器，用4—16线译码器和两片5输入端与非门来实现该电路。解：0001111000