数字电子电路基础5触发器

《数字逻辑电路》第五章触发器《数字逻辑电路》5.2SR锁存器1.SR锁存器两个与非门交叉耦合组成《数字逻辑电路》SR锁存器特性表SDRDQ*100置0011置111Q保持00功能同时变1后不确定1不定《数字逻辑电路》*/D+=1/D/DQ=S+RQSR=0SR(约束条件）2.特性方程ＳＲ锁存器的输出直接受输入信号的控制，即它的输出状态随输入信号的变化而改变。3.动作特点《数字逻辑电路》SR锁存器输入控制电路时钟脉冲5.3电平触发的触发器只有触发信号CLK到达，S和R才起作用。《数字逻辑电路》用于预置触发器的初始状态，工作过程中应处于高电平，对电路工作状态无影响。异步置位端；异步复位端。'DS'DR《数字逻辑电路》同步SR触发器特性表00SR01010111不定Q*QCLK高电平时触发器状态由R、S确定《数字逻辑电路》存在问题：时钟脉冲不能过宽，否则出现空翻现象，即在一个时钟脉冲期间触发器翻转一次以上。CLK克服办法：采用JK触发器或D触发器同步SR触发器特性表00SR01010111不定Q*Q变化多次翻转、可能随和期间，在RSQQCLK1《数字逻辑电路》D触发器（D锁存器）0X000X111000101011011111*CLKDQQSR空翻没有解决，约束解决了！《数字逻辑电路》5.4脉冲触发的触发器一、电路结构与工作原理提高可靠性，要求每个CLK周期输出状态只能改变1次《数字逻辑电路》所以每个clk周期，输出状态只可能改变一次XXXX0000001110011011010001101101*1111**QQRSCLKQ1.主从SR触发器(1)clk=1时，“主”按S,R翻转，“从”保持(2)clk下降沿到达时，“主”保持，“从”根据“主”的状态翻转《数字逻辑电路》1）.电路结构从触发器主触发器反馈线CLKCLKR主CF主Q主JKQ主S主RSCF从QQQQSDRD1互补时钟控制主、从触发器不能同时翻转5.4脉冲触发的触发器2.主从JK触发器KQR,JQS主'主《数字逻辑电路》RSCF从QQQQSDRD1R主CF主Q主JKQ主S主CCLK010结论：CLK高电平时F主状态由J、K决定，F从状态不变。C下降沿()触发器翻转（F从状态与F主状态一致）。KQR,JQS主'主《数字逻辑电路》3.JK触发器的逻辑功能00010101Q*QSRC高电平时F主状态由J、K决定，F从状态不变。C下降沿()触发器翻转（F从状态与F主状态一致）。Q10011100Q01JKQQ*00011011JK触发器特性表01010101KQR,JQS主'主QKJQ''*Q特性方程：《数字逻辑电路》JKQ*00Q01010111QJK触发器状态表(保持功能)(置“0”功能)(置“1”功能)(计数功能)SD、RD为直接置1、置0端，不受时钟控制，低电平有效，触发器工作时SD、RD应接高电平。《数字逻辑电路》二、脉冲触发方式的动作特点1.分两步动作：第一步clk=1时，“主”接收信号，“从”保持第二步clk↓到达后，“从”按“主”状态翻转∴输出状态只能改变一次Q=0时，只允许J=1的信号进入主触发器Q=1时，只允许K=1的信号进入主触发器主从SRJKQQ’QQ’CLK主2.主从SR，“主”为同步SR，clk=1的全部时间里输入信号对“主”都起控制作用*但主从JK在clk高电平期间，“主”只可能翻转一次∴在clk=1期间里输入发生变化时，要找出clk↓前Q最后的状态，决定Q*。置1或保持置0或保持《数字逻辑电路》5.5边沿触发的触发器为了提高可靠性，增强抗干扰能力，希望触发器的次态仅取决于CLK的下降沿（或上升沿）到来时的输入信号状态，与在此前、后输入的状态没有关系。用CMOS传输门的边沿触发器维持阻塞触发器用门电路tpd的边沿触发器···《数字逻辑电路》用CMOS传输门的边沿触发器《数字逻辑电路》D触发器状态表DQ*0101上升沿触发翻转CLK上升沿接收信号，触发器翻转，（其Q的状态与D状态一致；即Q*=D；上升沿后输入D不再起作用，触发器状态保持。即(不会空翻)结论：《数字逻辑电路》例：D触发器工作波形图CLKDQ上升沿触发翻转《数字逻辑电路》5.6触发器的逻辑功能及其描述方法5.6.1触发器按逻辑功能的分类时钟控制的触发器中由于输入方式不同（单端，双端输入）、次态（）随输入变化的规则不同*Q按照逻辑功能的不同特点，可以将始终控制的触发器分为SR触发器、JK触发器、T触发器、D触发器等。《数字逻辑电路》一、SR触发器1.定义，凡在时钟信号作用下，具有如下功能的触发器称为SR触发器0*2SRQRSRSQRSQRSQRSQRSQ特性方程.0000001110011011010001101101*1111**QQRS前面几节讲到的图5.3.1（同步）、图5.4.1（主从）和图5.5.3（边沿）电路都属于SR触发器。《数字逻辑电路》状态转换图.3符号.40000001110011011010001101101*1111**QQRS01《数字逻辑电路》二、JK触发器1.定义：凡在时钟信号作用下逻辑功能符合下表的触发器均称JK触发器。QKQJQ*2:.特性方程00000011100110110100011011011110*QQKJ《数字逻辑电路》二、JK触发器状态转换图.3符号.400000011100110110100011011011110*QQKJ《数字逻辑电路》三、T触发器（T/触发器）1.定义：凡在时钟信号作用下，具有如下功能的触发器000011101110*QQTQTQTQ*2:.特性方程状态转换图.3符号.4《数字逻辑电路》四、D触发器1.定义：凡在时钟信号作用下，具有如下功能的触发器000010101111*QQDDQ*2:.特性方程状态转换图.3符号.4。。。。《数字逻辑电路》逻辑功能：是与输入及在CLK作用后稳态之间的关系（RS,JK,D,T）电路结构形式：具有不同的动作特点（转换状态的动态过程）（同步，主从，边沿）*QQ5.6.2触发器的电路结构和逻辑功能、触发方式的关系一、电路结构和逻辑功能触发器的电路结构和逻辑功能之间不存在固定的对应关系。注意：《数字逻辑电路》二、电路结构和触发方式电路的触发方式是由电路的结构形式决定的，所以触发器的电路结构和触发方式之间存在固定的对应关系。凡是采用同步SR结构的触发器，无论逻辑功能如何，一定是电平触发方式；凡是采用主从SR结构的触发器，无论逻辑功能如何，一定是脉冲触发方式；凡是采用两个电平触发D触发器结构、维持阻塞结构或者利用门电路传输延迟时间结构组成的触发器，无论其逻辑功能如何，一定是边沿触发方式。《数字逻辑电路》触发器逻辑功能的转换1.将JK触发器转换为D触发器当J=D，K=D时，两触发器状态相同D触发器状态表DQ*0101JKQ*00Q01010111QJK触发器状态表D1CQJKSDRDQ仍为下降沿触发翻转《数字逻辑电路》2.将JK触发器转换为T触发器TCQJKSDRDQT触发器状态表TQ*01QQ(保持功能)(计数功能)JKQ*00Q01010111QJK触发器状态表当J=K时，两触发器状态相同《数字逻辑电路》3.将D触发器转换为T´触发器T触发器仅具有计数功能即要求来一个CLK，触发器就翻转一次。CQD=QD触发器状态表DQ0101CLKQQD