电子技术基础数字部分(第五版)(康华光)第3章

3逻辑门电路3.1MOS逻辑门电路3.2TTL逻辑门电路*3.3射极耦合逻辑门电路*3.4砷化镓逻辑门电路3.5逻辑描述中的几个问题3.6逻辑门电路使用中的几个实际问题3.7用VerilogHDL描述逻辑门电路1.掌握与、或、与非、或非、异或、同或门的逻辑功能；2.掌握三态门、OD门、OC门和传输门的逻辑功能和应用；3.掌握CMOS、TTL逻辑门电路的输入与输出电路结构，输入端高低电平判断。4.掌握逻辑门的主要参数及在应用中的接口问题；5.了解半导体器件的开关特性以及逻辑门内部电路结构。教学要求3.1MOS逻辑门1、逻辑门：实现基本逻辑运算和复合逻辑运算的单元电路。2、逻辑门电路的分类二极管门电路三极管门电路TTL门电路MOS门电路PMOS门CMOS门逻辑门电路分立门电路集成门电路NMOS门3.1.1数字集成电路简介3.1.1数字集成电路简介1.CMOS集成电路CMOS电路已经成为占据主导地位的逻辑器件，其工作速度已经赶上甚至超过TTL电路，功耗和抗干扰能力则远优于TTL电路，已经广泛应用于超大规模、甚大规模集成电路。2.TTL集成电路：TTL是应用最早，技术比较成熟的集成电路，曾被广泛应用。由于TTL技术在整个数字集成电路设计领域中的历史地位和影响，很多数字系统设计仍采用TTL技术，但推出了新型的低功耗和高速TTL器件。3.1MOS逻辑门3.1.2逻辑门电路的一般特性1.输入和输出的高、低电平输出高电平下限值VOH(min)输入低电平的上限值VIL(max)输入高电平下限值VIH(min)输出低电平上限值VOL(max)vO驱动门G111vI负载门G2输出高电平+VDDVOH(min)VOL(max)0输出低电平G1的vO范围输入高电平VIH(min)VIL(max)+VDD0输入低电平G2的vI范围以74HCCMOS电路为例电源：VDD=+5V参看附录A+5V0.1V0.1V4.9V4.9V1.5V1.5V3.5V3.5V3.1MOS逻辑门3.1.2逻辑门电路的一般特性2.噪声容限驱动门输出电平最不利时，负载门输入电平能够容忍叠加的噪声幅度范围，表示门电路的抗干扰能力。负载门输入VIH时噪声容限VNH：驱动门输出高电平最小值时允许叠加的负向噪声电压最大值。VNH=VOH(min)－VIH(min)负载门输入VIL时噪声容限VNL：驱动门输出低电平的最大值时允许叠加的正向噪声电压最大值。VNL=VIL(max)－VOL(max)4.9V3.5V0.1V1.5V(=1.4V)(=1.4V)3.1MOS逻辑门3.1.2逻辑门电路的一般特性3.传输延迟时间传输延迟时间是表征门电路开关速度参数，它说明门电路在输入脉冲波形的作用下，其输出波形相对于输入波形延迟了多长的时间。如图是非门的输入、输出波形。传输延迟时间通常用输出波形沿中点与输入波形沿对应中点的时间。tpHL：输出H→L的时间tpLH：输出L→H的时间平均传输延迟时间：2tttpLHpHLpd3.1MOS逻辑门3.1.2逻辑门电路的一般特性4.功耗静态功耗：指的是当电路没有状态转换时的功耗。动态功耗：指的是电路在输出状态转换时的功耗。TTL门电路主要是静态功耗。CMOS电路主要是动态功耗，静态功耗非常低。5.延时—功耗积理想的数字电路和系统，要求它既速度高又功耗低，要实现这种理想状态是较难的。高速数字电路往往需要付出较大的功耗。延时—功耗积，是速度功耗综合性的指标，用符号DP表示。DP=tpd·PD3.1MOS逻辑门3.1.2逻辑门电路的一般特性6.扇入与扇出数扇入数NI：取决于逻辑门的输入端的个数。扇出数NO：指其在正常工作情况下，所能带同类门电路的最大数目。(a).带拉电流负载——扇出数NOH当驱动门输出高电平，将有电流IOH从驱动门拉出而流入负载门，称拉电流IOH。当负载门增加，总拉电流IOH将增加，会引起输出高电压VOH的降低。但不得低于输出高电平的下限值，这就限制了负载门的个数。IHOHmaxOHIIN驱动门13.1MOS逻辑门3.1.2逻辑门电路的一般特性6.扇入与扇出数扇出数NO：指其在正常工作情况下，所能带同类门电路的最大数目。(b).带灌电流负载——扇出数NOL当驱动门输出低电平，负载电流IOL流入驱动门，称灌电流IOL。当负载门增加，总灌电流IOL将增加，将引起输出低电压VOL的升高。但不得超过输出低电平上限值。这就限制了负载门个数。ILOLmaxOLIIN}N,Nmin{NOLOHO驱动门03.1MOS逻辑门MOS管静态特性⑴NMOS管(N沟道增强型)⑵PMOS管(P沟道增强型)CMOS门电路：NMOS管和PMOS管共同使用构成。开启电压VTN为正值，约为1~5V。当UGSVTN，NMOS管导通；当UGSVTN，NMOS管截止。开启电压VTP是负值，约为－2~－5V。当UGSVTP，PMOS管导通；当UGSVTP，PMOS管截止。3.1.3MOS开关及其等效电路GSDSDG3.1MOS逻辑门3.1.3MOS开关及其等效电路1.MOS管的开关作用MOS管作为开关电路在数字电路或系统中应用广泛。它的作用对应于有触点的开关的“断开”或“闭合”。MOS管工作在可变电阻区，输出低电平VOLMOS管截止，输出高电平VOH当vIVT，VT为开启电压当vIVT3.1MOS逻辑门3.1.3MOS开关及其等效电路1.MOS管的开关作用当输入为低电平时，MOS管截止，相当于开关“断开”，输出为高电平VOH。当输入为高电平时，MOS管工作在可变电阻区，相当于开关“闭合”，输出低电平VOL3.1MOS逻辑门1.工作原理CMOS反相器电路如图。AL1vIvGSNvGSPTNTPvO0V0V－5V截止导通5V5V5V0V导通截止0VVTN=1VVTP=-1V逻辑图AL逻辑表达式：3.1.4CMOS反相器vO1001vI真值表VDD=5V(VTN+|VTP|)0V5V3.1MOS逻辑门2.电压传输特性和电流传输特性VTN3.1.4CMOS反相器vO=f(vI)iD=f(vI)vI＜1V，AB段，TN截止，vO=5V，iD≈0；vI＞4V，EF段，TP截止，vO=0V，iD≈0。静态功耗低3.1MOS逻辑门2.电压传输特性和电流传输特性VTN3.1.4CMOS反相器vO=f(vI)iD=f(vI)vI=0.5VDD=2.5V，CD段，TN、TP都导通，vO=2.5V，iD最大。阈值电压0.5VDD=2.5V，在阈值电压附近，两管都导通。3.1MOS逻辑门3.CMOS反相器的工作速度考虑带电容负载的情况，如图。当vI=0，TN截止，TP导通，向电容充电，由于导通电阻较小，充电时间常数RC小，所以速度较快。同理，可分析放电情况。在由于电路具有互补对称的性质，它的开通时间与关闭时间是相等的。平均延迟时间：10ns。3.1.4CMOS反相器3.1MOS逻辑门ABTN1TP1TN2TP2L00011011截止导通截止导通导通导通导通截止截止导通截止截止截止截止导通导通1110与非门1.CMOS与非门AB&(a)电路结构(b)工作原理VTN=2VVTP=－2V0V10V3.1.5CMOS逻辑门+10V3.1MOS逻辑门或非门BAL2.CMOS或非门ABTN1TP1TN2TP2L00011011截止导通截止导通截止截止导通截止截止导通导通截止截止导通导通导通1000AB≥10V10VVTN=2VVTP=－2V3.1.5CMOS逻辑门3.1MOS逻辑门3.1.5CMOS逻辑门4.输入保护电路和缓冲电路CMOS门电路在输入、输出端加了反相器作为缓冲电路，采用缓冲电路能统一参数，使不同内部逻辑集成逻辑门电路具有相同的输入和输出特性。应用者关键是掌握逻辑门电路输入与输出电路结构。3.1MOS逻辑门3.1.5CMOS逻辑门4.输入保护电路和缓冲电路(1).输入端保护电路CMOS门电路输入端是MOS管道栅极，栅极与沟道之间的SiO2层很薄，极易击穿，因此，加保护电路。当输入电压不在正常电压范围时，二极管导通，限制了+vA－电容两端电压的增加，保护了输入电路。(1)－0.7VvAVDD+0.7V，允许输入电压范围，D1、D2截止；(2)vAVDD+0.7V，D1导通，D2截止，vI=VDD+0.7V；(3)vA－0.7V，D1截止，D2导通，vI=－0.7V。设二极管正向导通电压为0.7V3.1MOS逻辑门3.1.5CMOS逻辑门4.输入保护电路和缓冲电路(2).CMOS逻辑门的缓冲电路输入、输出端加了反相器作为缓冲电路后，基本电路的逻辑功能也发生了变化。如图所示，基本电路是或非门，增加了缓冲器后的逻辑功能为与非功能BABAL3.1MOS逻辑门3.1.6CMOS漏极开路门和三态输出门电路1.CMOS漏极开路门普通CMOS门电路输出短接，在一定情况下会产生低阻通路，大电流有可能导致器件的损毁，并且无法确定输出是高电平还是低电平。采用漏极开路门，可以将两个门输出端并联以实现与逻辑功能，这种并联实现的与逻辑功能称为线与。0导通导通1截止截止3.1MOS逻辑门3.1.6CMOS漏极开路门和三态输出门电路1.CMOS漏极开路门(1).漏极开路门的结构与逻辑符号普通与非门电路OD与非门电路电路结构逻辑符号(a).工作时必须外接上拉电阻；(b).可以实现线与功能;CDAB21PPLOD门标志上拉电阻P1P23.1MOS逻辑门L=1时，通过RP对CL充电；时间常数RPCL。L=0时，CL通过导通管对电容放电；RP的值愈小，负载电容的充电时间常数亦愈小，开关速度愈快；但功耗大，且可能使灌电流超过允许的最大值IOL(max）。RP的值愈大，可保证灌电流不超过允许的最大值IOL(max）、功耗小；但负载电容的充电时间常数亦愈大，开关速度因而愈慢。由于RP比导通管电阻大，故OD门速度较低。电路带电容负载10CL3.1.6CMOS漏极开路门和三态输出门电路1.CMOS漏极开路门(2).上拉电阻对OD门动态性能的影响3.1MOS逻辑门3.1.6CMOS漏极开路门和三态输出门电路1.CMOS漏极开路门(3).上拉电阻的计算a.RP(min)确定输出“0”时，RP越大越好，RP最小要保证：vO≤VOL(max)，灌电流IOL≤IOL(max)，最不利情况：多个OD门相连，只有一个门输出“0”，其余输出“1”，负载电流全部流入导通OD门，电路如图。(max)OLIL(total)p(max)OLDDIIRVV-IL(total)(max)OL(max)OLDD(min)pIIVVR--IILIIL(total)110IOL3.1MOS逻辑门3.1.6CMOS漏极开路门和三态输出门电路1.CMOS漏极开路门(3).上拉电阻的计算a.RP(max)确定输出“1”时，RP越小越好，RP最大要保证：多个OD门相连时全部输出“1”时，vO≥VOH(min)，电路如图。IIHIIH(total)111IOZ(min)OHPOZ(total)IH(total)DDVR)II(V-OZ(total)IH(total)(min)OHDD(max)pIIVVR-RRR(max)pP(min)p3.1MOS逻辑门3.1.6CMOS漏极开路门和三态输出门电路2.三态(TSL)输出门电路三态门有3种输出状态：输出高电平、输出低电平、高阻状态。电路图符号三态门标志工作原理分析ENABCTNTPL10110110010×10高阻1使能端0111000×1EN(enable)：使能端EN=1使能；EN=0输出高阻逻辑功能：高电平有效的三态同相逻辑门上不着天，下不着地，悬浮状态3.1MOS逻辑门3.1.6CMOS漏极开路门和三态输出门电路2.三态(TSL)输出门电路三态门主要应用于总线传输在总线方式时，若干三态门并联，但在任何时刻，只能其中一个使能。图3.1.25逻辑功能EN1EN2EN3总线100010001A1A2A3三态门也有EN=0使能的产品，逻辑符号如图所示。低电平使能标