微机原理 第5章 8086 8088CPU总线操作与时序

微机原理与接口技术第5章8086/8088CPU的总线操作与时序微机原理与接口技术第5章8086/8088CPU的总线操作与时序课程教学单元第1章微型计算机基础知识第2章80X86/Pentium微处理器内部结构第3章指令系统第4章汇编语言程序设计第5章8086/8088CPU的总线操作与时序第6章微型计算机系统结构第7章半导体存储器第8章输入输出接口技术第9章中断与DMA技术第10章定时与计数技术第11章并行接口与串行接口第12章人机交互接口第13章模拟量输入输出接口微机原理与接口技术第5章8086/8088CPU的总线操作与时序第5章教学内容§5.1总线概念一、总线定义二、总线标准三、总线等级§5.28086/8088引脚及功能§5.38086/8088支持的芯片及最大/最小系统§5.4CPU时序重点：总线、时序，最大/最小系统组成难点：各引脚使用方法，时序间的关系微机原理与接口技术第5章8086/8088CPU的总线操作与时序§5.1总线BUS概念二、总线标准:在总线连接和传输信息时应该遵循的协议和规范。包括：时钟、结构、电气、机械、协议、仲裁规范等。一、总线定义:微机中各模块、各设备间传输信息的一组公用信号线。微机原理与接口技术第5章8086/8088CPU的总线操作与时序三、总线等级(按照总线位置分)（1）片内总线（芯片级）（2）片间总线（元件级、局部总线）（3）内总线（板级、系统总线）（4）外总线（设备级、通信总线）微机原理与接口技术第5章8086/8088CPU的总线操作与时序(1)片内总线:CPU内部各功能单元间的公用信号线微机原理与接口技术第5章8086/8088CPU的总线操作与时序(2)片间总线：CPU与其它芯片间的公用信号线微机原理与接口技术第5章8086/8088CPU的总线操作与时序(3)内总线-PC总线:微机内部各模块间的公用信号线。微机原理与接口技术第5章8086/8088CPU的总线操作与时序(3)内总线-ISA总线:微机内部各模块间公用信号线微机原理与接口技术第5章8086/8088CPU的总线操作与时序(3)内总线-PCI总线：微机内部各模块间公用信号线微机原理与接口技术第5章8086/8088CPU的总线操作与时序(4)外总线：微机系统与其它电子系统间公用信号线常见外总线RS232USBIEEE-488SCSICAN微机原理与接口技术第5章8086/8088CPU的总线操作与时序第5章教学内容§5.1总线概念§5.28086/8088引脚及功能一、概述二、8086管脚分类（一）地址数据线（二）地址状态线（三）控制总线（1）-（17）（四)单CPU模式管脚说明(五)多CPU模式引脚说明三、8088管脚功能§5.38086/8088支持的芯片及最大/最小系统§5.4CPU时序微机原理与接口技术第5章8086/8088CPU的总线操作与时序一、概述•8086、8088为40条引脚，DIP封装•典型工作模式：最小系统模式系统中只有8086一个处理器，所有的控制信号都是由8086CPU产生。最大系统模式系统中可包含一个以上的处理器，如协处理器8087。系统规模比较大时，系统控制信号不由8086直接产生，而通过与8086配套的总线控制器形成。*DMA方式•管脚分析内容：信号流向：输入、输出、双向管脚状态：0、1、高阻（悬空）微机原理与接口技术第5章8086/8088CPU的总线操作与时序8086808780888086、8087、8088各芯片外型及8086管脚分布微机原理与接口技术第5章8086/8088CPU的总线操作与时序二、8086管脚分类•电源线:3根VCC,GND•地址总线:20根AD0-AD15,A16-A19,数据总线:AD0-AD15,;•控制总线:17根M/IO,WR,RD,HOLD,DEN,HLDA,INTR,INTA,DT/R,READY,RESET,,ALE,BHETEST,CLK,NMI,MN/MX微机原理与接口技术第5章8086/8088CPU的总线操作与时序01020304050607080910111213141516171819204039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCC（5V）AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD（RQ/GT0）HLDA（RQ/GT1）WR（LOCK）M/IO（S2）DT/R（S1）DEN（S0）ALE（QS0）INTA（QS1）TESTREADYRESET8086（一）地址/数据总线：①AD0～AD15②双向、三态③分时复用:T1：输出低16位地址T2-T4：作为16bit数据线④在DMA方式时浮空微机原理与接口技术第5章8086/8088CPU的总线操作与时序01020304050607080910111213141516171819204039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCC（5V）AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD（RQ/GT0）HLDA（RQ/GT1）WR（LOCK）M/IO（S2）DT/R（S1）DEN（S0）ALE（QS0）INTA（QS1）TESTREADYRESET8086（二）地址/状态总线：①A19/S6～A16/S3②输出、三态③分时复用:T1输出高4位地址A19-A16T2-T4输出状态信号S6-S3S6=0S5可屏蔽中断允许S4S3选择当前段寄存器④在DMA方式处于浮空00ES01SS10CS11DS微机原理与接口技术第5章8086/8088CPU的总线操作与时序01020304050607080910111213141516171819204039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCC（5V）AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD（RQ/GT0）HLDA（RQ/GT1）WR（LOCK）M/IO（S2）DT/R（S1）DEN（S0）ALE（QS0）INTA（QS1）TESTREADYRESET8086（三）控制总线：（1）高字节数据允许①输出、三态②分时复用:T1：输出BHE允许补充★分体存储技术★T2-T4：输出状态信息S7③在DMA方式时浮空7/SBHEBHEA0送数据位00D15-D001D15-D810D7-D011无操作微机原理与接口技术第5章8086/8088CPU的总线操作与时序★分体存储技术★8086系统中，存储器是分体结构，1M字节的存储空间分成两个512K字节的存储体。一个是偶数地址存储体，一个是奇数地址存储体，两存储体采用字节交叉编址方式。奇偶地址体示意图微机原理与接口技术第5章8086/8088CPU的总线操作与时序01020304050607080910111213141516171819204039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCC（5V）AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD（RQ/GT0）HLDA（RQ/GT1）WR（LOCK）M/IO（S2）DT/R（S1）DEN（S0）ALE（QS0）INTA（QS1）TESTREADYRESET8086（2）最大/最小模式①输入②单CPU最小模式多CPU最大模式MXMN/1/MXMN0/MXMN（3）读信号①输出，三态②无读操作CPU读操作此时，若读MEM若读I/O③读周期T2T3TW时有效④在CPUWAIT时处于浮空RD1RD0RD1/IOM0/IOM微机原理与接口技术第5章8086/8088CPU的总线操作与时序01020304050607080910111213141516171819204039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCC（5V）AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD（RQ/GT0）HLDA（RQ/GT1）WR（LOCK）M/IO（S2）DT/R（S1）DEN（S0）ALE（QS0）INTA（QS1）TESTREADYRESET8086（4）HOLD保持请求信号①输入，三态②高电平有效，DMA或者外部处理器请求CPU让出总线控制权。（5）HLDA保持响应信号①输出，三态②高电平有效，CPU同意让出总线控制权置为1，三态线悬空；HOLD为0时，CPU将HLDA置0重获控制权。微机原理与接口技术第5章8086/8088CPU的总线操作与时序01020304050607080910111213141516171819204039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCC（5V）AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD（RQ/GT0）HLDA（RQ/GT1）WR（LOCK）M/IO（S2）DT/R（S1）DEN（S0）ALE（QS0）INTA（QS1）TESTREADYRESET8086（6）写信号①输出，三态②低电平有效，与配合写MEM或者I/O操作数③DMA模式时为高阻状态。)/(LOCKWRIOM/（7）内存/外设访问控制信号①输出，三态②访问MEM访问I/O口③DMA模式时为高阻状态。IOM/1/IOM0/IOM微机原理与接口技术第5章8086/8088CPU的总线操作与时序01020304050607080910111213141516171819204039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCC（5V）AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD（RQ/GT0）HLDA（RQ/GT1）WR（LOCK）M/IO（S2）DT/R（S1）DEN（S0）ALE（QS0）INTA（QS1）TESTREADYRESET8086（8）数据发送/接收控制信号①输出，三态②CPU接收数据CPU发送数据③DMA模式时为高阻状态。RDT/0/RDT1/RDT（9）数据允许控制信号①输出，三态②允许数据驱动器选通禁止数据驱动器选通③DMA模式时为高阻状态。DEN0DEN1DEN微机原理与接口技术第5章8086/8088CPU的总线操作与时序01020304050607080910111213141516171819204039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCC（5V）AD15A16/S3A