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《数字时钟的设计》课程设计报告一、设计题目数字时钟的设计二、设计要求本次设计以数字电子为主，实现对时、分、秒、星期数字显示的计时装置，周期为24小时，显示满刻度为23时59分59秒，并具有校时功能和整点报时功能的数字电子钟。(1)设计一个555多谐振荡器经分频电路产生标准的秒脉冲发生器；(2)能准确显示时间，分和秒为00-59六十进制，时为00-23二十四进制，周为1-7七进制；(3)当数字钟接通电源或出现计时误差时，能对电路进行校准；(4)能在整点到来前，按照每隔一秒间断的规律发出声响，以最后一声声响结束时刻为整点时刻。三、设计思路数字钟主要分为数码显示器、60进制和24进制计数器、秒脉冲产生电路、校时和报时这几个部分。数字钟要完成显示需要6个数码管，八段的数码管需要译码器械才能显示，然后要实现时、分、秒的计时需要60进制计数器和24进制计数器，在仿真软件中发生信号可以用函数发生器仿真，频率可以随意调整。60进制可由10进制和6进制的计数器串联而成，24进制可由4进制和2进制的计数器串联而成。计数部分再将输出信号送给译码器和BCD数码管构成的显示电路，即可进行时间的输出。频率振荡器可以由晶体振荡器分频来提供，也可以由555定时来产生脉冲并分频为1HZ。但定位于测试时的简便，和检查时的方便特把555定时器的频率调为1013HZ。在实际仿真时，直接用555时基电路产生1HZ时钟脉冲供计数电路使用。有了基本的计时电路后，再用门电路与相关开关、喇叭构成具有报时和调时功能的扩展电路，基本设计框图如图1所示。图1数字时钟的总体设计方案框图1、各模块设计原理1.时钟的设计：时的计数以24小时为周期，按通常的习惯，24小时计数器的计数序列为00，01，…，22，23，00，…，即当计数到23小时59分59秒时，再来一个秒脉冲，计数器就进到00时00分00秒。这样，可利用反馈置数或反馈清零法进行二十四进制计数，本实验采用74LS161进行设计。2.分、秒的设计：分和秒计数器都是模M=60的计数器。计数规律为00，01，…，58，59，00，…。它们的个位都是十进制，而十位则是六进制。3.译码显示：将计数器和闹钟输出的4位二进制代码，译码显示出相应的十进制数状态，可利用显示译码器和数码管实现。4.校时电路：校时可用1s脉冲快速校正，也可手动产生单次脉冲慢校正至时或者分计数器。可设置不同脉冲来控制实现校正或正常计数。5.定时控制：数字钟在指定的时刻发出信号，实现闹钟功能，通过数据选择器使得在设定闹钟是可在数码管上显示设定时间而不影响正常计数。6.正点报时：每当数字钟计时快要到正点时发出声响，通常按照4低音1高音的顺序发出间断声响，以最后一声高音结束的时刻为正点时刻，即当分达到59，秒达到50开始发出声响，50、52、54、56、58、60（高音）。2、主要芯片介绍（1）NE555定时器NE555定时器是一种模拟和数字功能相结合的中规模集成器件，555定时器的电源电压范围宽，可在4.5V——16V工作，输出驱动电流约为200mA，因而其输出可与TTL、CMOS或者模拟电路电平兼容。555定时器成本低，性能可靠，只需要外接几个电阻、电容，就可以实现多谐振荡器、单稳态触发器及施密特触发器等脉冲产生与变换电路。它也常作为定时器广泛应用于仪器仪表、家用电器、电子测量及自动控制等方面。555定时器内部包括两个电压比较器，三个等值串联电阻，一个RS触发器，一个放电管T及功率输出级。555定时器提供两个基准电压和。555定时器内部结构如图1所示。图1555定时器的内部电路结构555定时器的功能主要由两个比较器决定。两个比较器的输出电压控制SR触发器和放电管的状态。在电源与地之间加上电压，当5脚悬空时，则电压比较器C1的反相输入端的电压为，C2的同相输入端的电压为。若触发输入3Vcc32Vcc32Vcc3Vcc端TR的电压小于，则比较器C2的输出为1，可使SR触发器置1，使输出端OUT=1。如果阈值输入端TH的电压大于，同时TR端的电压大于，则C1的输出为1，C2的输出为0，可将SR触发器置0，使输出为低电平。555定时器的功能表见表3-3。555的功能表输入输出阀值输入触发输入复位（）输出放电管TXX00导通11截止10导通1不变不变555定时器的管脚如图2所示。图2555定时器的管脚图3Vcc32Vcc3VccDR32Vcc3Vcc32Vcc3Vcc32Vcc3Vcc（2）74LS16074LS160是一个具有异步清零、同步置数、可以保持状态不变的十进制上升沿计数器。74LS160是可预置的十进制同步计数器(异步清除),74LS160的清除端是异步的,当清除端MR为低电平时，不管时钟端CP状态如何，即可完成清除功能。74LS160的预置是同步的，当置入控制器PE为低电平时，在CP上升沿作用下，输出端与数据输入端一致。对于74LS160，当CP由低电平至高电平或跳变前，如果计数控制端CEP、CET为高电平，则PE应避免由低电平向高电平的跳变。为了让其正常工作，应先把CEP、CET、PE、MR端接入正确的高低电平。十进制计数器74LS160的管脚如图3所示。图374LS160管脚图（3）74LS48共阴极译码器74LS48是一个BCD码七段译码驱动器，与它同类型的还有共阴极的CD4511,译码器74LS48管脚图如图4所示。图474LS48管脚图其中A、B、C、D为输入端，a、b、c、d、e、f、g为译码输出端，输出高电平有效，用来驱动共阴极数码管。测灯输入LT（LampTestInput):指3脚为低电平时，芯片输出全为高电平，接到数码管上，数码管的各段发光二极管都亮，说明数码管是好的，若有一段以上发光二极管不亮，说明数码管已坏。如果3脚为高低平，则断开测试功能。用术语讲，就是3脚对低电平有效。数码管正常工作时，LT=1。消隐输入/灭零输出BI/RBO（BlankingInput/RippleBlankingOutput），4脚对低电平有效，即4脚为低电平时，芯片执行该功能，BI/RBO=1时，数码管正常工作。BI/RBO消隐的特点是，当BI/RBO=0时，不管输入端为何值，输出端都为低电平，数码管不发光，这样做是为了降低显示系统的功耗，BI/RBO是级别最高的控制端。灭零输入RBI(RippleBlankingInput):5脚对低电平有效，当RBI=0，若输入端全为零时，输出端也全为零，数码管不显示0字符，但其余的数字正常显示。当RBI=1时，数码管正常工作。这种设计是为了多位数显示时，要去掉低位数的零（如小数点后的零是这种情形之一）。表174LS48功能表十进制数或功能输入BI/RBO输出LTRBIDCBAabcdefg0HH0000H11111101HX0001H01100002HX0010H11011013HX0011H11110014HX0100H01100115HX0101H10111116HX0110H00111117HX0111H11100008HX1000H11111119HX1001H111001110HX1010H000110111HX1011H001100112HX1100H010001113HX1101H100101114HX1110H000111115HX1111H0000000BIXXXXXXL0000000RBIHL0000L0000000LTLXXXXXH1111111四、设计结果各模块电路原理图及实验仿真结果1）总体设计图，如图1所示图12）计数模块电路原理图，如图2所示图23）显示译码模块时钟正常计数模拟结果，如图3所示图34）闹钟模块原理图如图4所示图45）整点报时模块电路原理图如图5图56）秒脉冲产生电路原理图，见下图6图6五、总结通过本次课程设计，我更加深刻的掌握了数字电子技术基础这门课程，同时,学习了如何使用proteus这个软件来画电路图，并进行仿真，进一步的了解了数字时钟的原理及设计。在课程设计的过程中我遇到了许多的问题，首先就是对数字时钟的原理及功能的了解有限，通过在网上查阅资料和翻查书本资料，我先想好了设计思路，再画出原理图。一在进行软件画图的过程中，从一开始的基本计数器的设计到最后数字时钟的形成都经历了很多困难，但最终还是解决并成功的完成了多功能数字钟的设计。首先说一下遇到的问题主要以下几点。1、对proteus软件的基本操作不熟悉，一边摸索一边画图（包括元器件查找、元件布局和布线，环境配置等）；2、画电路图的时候因为用的是proteus元器件封装不全；3、proteus布线环境设置也是一个难点，刚入门proteus对布线环境不清楚；4、在进行整点报时模块和闹钟模块设计的时候面临的问题是蜂鸣器的高低音无法区分，整点报时的时候蜂鸣器只要满足条件就一直响，没有高低音的区别。5、在进行闹钟设计的时候更加困难，一开始只能在电路里设计不可调节的闹钟设计到后来的任意时刻的设置且在数码管上显示不影响正常计数，一开始想着通过控制场效应的导通选择正常计数的数据和闹钟设定的数据在数码管上显示，但是一试发现不行，后来想到一种方案就是通过数据选择器实现2路数据的选择，只需要通过一个开关控制数据选择器的地址代码就可以选择出一路数据，因此闹钟的设定模块成功设计出来；在此次课程设计中，我知道了很多书本上无法得知的知识，使我更加明白了实践的重要性。我们的学习不但要立足于书本，而且要以解决理论和实际教学中的实际问题为目的，和实践相结合，通过动手做来解决问题，才能让学习更加深刻。