8.2CMOS静态组合门电路的延迟(速度)

2020/3/3半导体集成电路2020/3/3CMOS静态组合门电路的延迟（速度）2020/3/3延迟时间实测方法2020/3/3本节内容延迟时间的估算方法负载电容的估算传输延迟时间估算举例缓冲器最优化设计2020/3/3一、延迟时间的估算方法RNVin=VDDDDtoutVeV1/DDtoutVeV)1(2/Vin=0VinVout设输入为阶跃信号，则Vout上升(或下降）到0.5VDD时，对应tPLHtPHLLPLPPLHCRCRt69.0)2(ln)2(ln1LNLNPHLCRCRt69.0)2(ln)2(ln2等效电阻负载电容反相器的延迟2020/3/3•1个PMOS导通时，tPLH~0.69CLRP•2个PMOS导通时，tPLH~0.69CL×(RP/2)•2个NMOS导通时，tPHL~0.69CL×2RNCMOS与非门的延迟一般只关注最坏的情况2020/3/3等效电阻的估算等效（平均）电阻一般取0.75R0VDDVDDR0L:0.25umW:0.5umR0约8K欧2020/3/3负载电容的估算CselfCwireCfanoutCload=Cself+Cwire+Cfanout总负载电容自身电容连线电容扇出电容CGCGCG2020/3/3扇出电容负载电容的估算（cont.)Cfanout＝∑CGVinVoutCGpCGnCG＝CGn+CGp2020/3/3GateP_SUBn+Sn+DCGCCGDOCGSO截止(VGSVTH)截止区：沟道未形成，CGD=CGS=0,CGB=CGC≈CoxWLMOSFET栅极电容(cont.)2020/3/3非饱和区：沟道形成，相当于D、S连通，CGD=CGS≈(1/2)CoxWLCGB=0GateP_SUBn+Sn+DCGCCGDOCGSO非饱和区(VGSVTH,VDSVGS-VTH)MOSFET栅极电容(cont.)2020/3/3MOSFET栅极电容(cont.)饱和区：漏端沟道夹断，CGB=0，CGD=0CGS≈(2/3)CoxWLGateP_SUBn+Sn+DCGCCGDOCGSO饱和区(VGSVTH,VDSVGS-VTH)2020/3/3自身电容负载电容的估算（cont.)GSDRSCGSCGDCGBRGRDCDBCSBB设输入为阶跃信号，则Vout从0上升(或从VDD下降）到0.5VDD时，晶体管（对于短沟道晶体管）处于截止或饱和态，因此CGD只剩交叠电容。VinVoutCGS、CSB、CGB与输出端D无关只有扩散电容CDB和CGD与输出端D有关2020/3/32020/3/3MOSFET交叠电容GateP_SUBn+Sn+DCGCCGDOCGSOCGSO和CGDO—交叠电容，由源漏横向扩散形成，值一定CGDO2CGDO栅漏密勒电容2020/3/3自身电容负载电容的估算（cont.)因此，自身电容为：Cself=CDBn+2CGDOn+CDBp+2CGDOp2CGDOVoutCDBpCDBn连线电容短线可忽略，长线需考虑深亚微米级后，连线电容变得不可忽略2020/3/3CMOS逻辑门传输延迟举例反相器2输入与非门2输入与非门*等效电阻相同：电容比反相器大4/3倍。*输入电容相同：电阻比反相器大4/3倍。忽略中间漏极电容忽略连线电容2020/3/3反向器2输入与非门2输入或非门FO=1CMOS逻辑门传输延迟举例2020/3/3各种CMOS门电路的传输延迟0.75CinvR0反向器N输入逻辑门LE倍自身延迟时间：反向器为0,n输入逻辑门为n0后级负载延迟时间：0.75CinvR0:FO=1时，反向器的延迟时间f:FanoutLE:LogicalEffort输入信号数反向器2020/3/3传输延迟时间的估算：8输入AND输入信号数反向器当FO=1时，哪一种逻辑组合速度更快?2020/3/3缓冲器速度最优化设计CL=160fFWP=2mmWn=1mmCD.n=1fF/mm,CG.n=1.5fF/mm,R0.n=4kW/mmtpHLτ=0.75R0C=0.75R0CSelf+0.75R0CL=0.75(31fF)4kW+0.75160fF4kW=500pStpHL=0.69τ=345pS约为3M忽略连线电容2020/3/3缓冲器速度最优化设计C=160fFWP=2mmWn=1mmτ=0.75R0C减小减小R0加大反相器管子的宽长比在改善了本级电路延迟时间的同时加大了本身的栅极电容2020/3/3缓冲器速度最优化设计CD.n=1fF/mm,CG.n=1.5fF/mm,R0.n=4kW/mmτ=0.75{(3f+13.5f)4kW+(9f+40.5f)4kW/3+(27f+160f)4kW/9}=162pStpHL=0.69τ=112pSC=160fFWP=2mmWn=1mmWP=6mmWn=3mmWP=18mmWn=9mm2020/3/3缓冲器速度最优化设计快速缓冲器尺寸3倍3倍逐段增加，但面积和功耗也会加大。CD.n=1fF/mm,CG.n=1.5fF/mm,R0.n=4kW/mmτ=0.75{(3f+9f)4kW+(6f+18f)4kW/2+(12f+36f)4kW/4+(24f+72f)4kW/8+(48f+160f)4kW/16=183pStpHL=0.69τ=126pSC=160fFWP=2mmWn=1mmWP=4mmWn=2mmWP=8mmWn=4mmWP=16mmWn=8mmWP=32mmWn=16mm2020/3/3CL23456789101.051.11.151.251.31.151.21.351.4aτCin缓冲器速度最优化设计2020/3/3减小延迟的版图设计典型例子栅极/扩散∙覆盖电容CO=0.3fF/mm扩散电容(p和n相同)底面:CJ=2fF/mm2周边:CJSW=0.25fF/mm栅极电容扩散电容2020/3/3使扩散电容减小的版图设计双指状晶体管2020/3/3GSDL2.5L大尺寸晶体管的设计2020/3/3作业：比较当FO=1时下列两种4输入AND门，哪一种速度更快CABCDABCDC214/35/3