反相器设计

0.18umCMOS反相器的设计与仿真2016311030103吴昊一．实验目的在SMIC0.18umCMOSmix-signal环境下设计一个反相器，使其tpHL=tpLH，并且tp越小越好。利用这个反相器驱动2pf电容，观察tp。以这个反相器为最小单元，驱动6pf电容，总延迟越小越好。制作版图，后仿真，提取参数。二．实验原理1.反相器特性1、输出高低电平为VDD和GND,电压摆幅等于电源电压；2、逻辑电平与器件尺寸无关；3、稳态是总存在输出到电源或者地通路；4、输入阻抗高；5、稳态时电源和地没通路；2.开关阈值电压Vm和噪声容限Vm的值取决于kp/kn所以P管和N管的宽长比值不同，Vm的值不同。增加P管宽度使Vm移向Vdd，增加N管宽度使Vm移向GND。当Vm=1/2Vdd时，得到最大噪声容限。要使得噪声容限最大，PMOS部分的尺寸要比NMOS大，计算结果是3.5倍，实际设计中一般是2~2.5倍。3.反向器传播延迟优化1、使电容最小（负载电容、自载电容、连线电容）漏端扩散区的面积应尽可能小输入电容要考虑：（1）Cgs随栅压而变化（2）密勒效应（3）自举电路2、使晶体管的等效导通电阻（输出电阻）较小：加大晶体管的尺寸（驱动能力）但这同时加大自载电容和负载电容（下一级晶体管的输入电容）3、提高电源电压提高电源电压可以降低延时，即可用功耗换取性能。但超过一定程度后改善有限。电压过高会引起可靠性问题.当电源电压超过2Vt以后作用不明显.4、对称性设计要求令Wp/Wn=μp/μu可得到相等的上升延时和下降延时，即tpHL=tpLH。仿真结果表明：当P，N管尺寸比为1.9时，延时最小，在2.4时为上升和下降延时相等。4.反相器驱动能力考虑1.单个反相器驱动固定负载tp0为反相器的本征延迟，S是反向尺寸与参照反相器尺寸的比值。tp0与门的尺寸大小无关而仅与工艺及版图有关。无负载时，增加门的尺寸不能减少延迟。有负载时，S很大时（大于等于10）使反相器延迟趋于本征延迟，因此继续加大尺寸不会有什么改善而只会显著增加面积。、2.反相器驱动大负载电容（反相器链）给定负载CL，给定输入电容Cin时，可由公式得到尺寸放大系数f和反相器级数N的关系。又因为驱动大负载电容时最优f=3.6，tp最小。所以即可以确定一个正确的反相器级数N来最小化延迟。三．实验内容1.反相器设计经过不断的调整与仿真，在保证VM=1/2（VDD）=900mv同时尽量减小延时，最终确定Wp/Wn=47u/15u,管子较大为了确保反相器链的级数不会过多。反相器电路图:反相器符号图：反相器仿真图：DC仿真：由图可知：反相器Vm≈900mv，即tphl=tphl。Tran仿真：由tran仿真结果可知，tpHL=0.09ns≈tpLH。利用这个反相器驱动2pf电容，观察tran仿真结果：由图可知tp为2ns，延迟较大，可见单个反相器的驱动能力有限。输入栅电容计算：Pmos电容参数：pmos输入栅电容=Cgs+Cgd=19.659ff+19.698ffNmos电容参数：Nmos输入栅电容=Cgs+Cgd=15.307ff+15.500ffCgin=19.659ff+19.698ff+5.307ff+15.500ff=70.164ff反相器版图：DRC：2.设计反相器链驱动6pf电容参数计算：反相器链级数N的计算：由公共F=CL/Cgin,1=6pf/70.164ff=85.5因为反相器链的最优尺寸放大比例f=3.6，又知道F=85.5所以可由NFf得N=lnF/lnf=3.472，即反相器链的级数N为4时，延迟最小。延迟tp计算：tp0为反相器空载延迟=0.09nsr为自载系数≈1所以计算可得tp=1.44ns原理图：测试图：Tran仿真：由图可知，tp≈1.49ns,符合理论计算值的结果。表明通过反相器链有效增强了其驱动能力。版图：DRC:LVS:PEX：实验小结：通过本次实验，使我对Candence工具使用更加熟练。加强了我我对反相器的静态特性和动态特性的理解。从一个设计者的角度，我学会了如何加强反相器稳定性，优化驱动能力，减小传播延迟，节省版图面积。