一种32位dspcache的设计与验证技术研究

江南大学硕士学位论文一种32位DSPcache的设计与验证技术研究姓名：杨向峰申请学位级别：硕士专业：微电子学与固体电子学指导教师：陶建中20080801一种32位DSPcache的设计与验证技术研究作者：杨向峰学位授予单位：江南大学相似文献(4条)1.学位论文刘胜DSP高效片内二级Cache控制器的设计与实现2007数字信号处理器(DSP)在近年来得到广泛的发展及应用。“Cache+RAM”的存储结构已经成为高性能DSP设计中不可或缺的技术之一。二级Cache控制器的设计是“两级Cache+RAM”存储结构中的关键环节。如何设计和实现一个正确、高效同时又满足高频要求的二级Cache控制器是一个值得研究的问题。FT-CXX是我们自主研发中的一款高性能定点DSP，采用超长指令字(VLIW)技术，一拍内最多可以发射8条指令。预期CPU频率600MHz，外设频率300MHz，二级Cache(L2)的总容量1MB。本文对其中的L2控制器的设计和实现技术进行了研究，主要工作和贡献集中体现在以下几个方面：首先，分析了一般的Cache的设计方法，全面考察了主流DSP芯片中Cache的性能要求和实现技术，设计实现了FT-CXXL2的Cache／SRAM结构，确定了L2数据体、Tag体的结构及地址访问规则，设计实现了L2Cache的映象规则、替换算法、写策略等。其次，针对L2存储容量大、存储体只能支持CPU频率一半的事实，采取措施优化对一级Cache(L1D和L1P)缺失的处理。1)设计了缺失流水线，理想情况下平均每个L1的缺失代价只有两拍；2)在L1D和L2之间设计了一个宽度为64bit，深度为4且支持写合并的L1D写缺失缓冲队列，有效地减少了L1D写缺失的等待时间：3)提出了跨边界访问问题的解决方案，该方案具有效率高、硬件开销小且不会增加编译器的额外负担等特点。再次，设计并实现了一种高效的L2SRAM的EDMA访问的处理机制。该机制充分挖掘了：EDMA访问潜在的并行性，综合采用了EDMA请求猝发(可以连续发8个读请求，4个写请求)、侦听和数据发送处理流水化、基于侦听历史的侦听次数减少、基于旁路和归并机制的L2数据体访问的削减等技术，使EDMA的传输效率大大提高，平均访问一个数据只需要2-3拍，和一般的串行通路相比，加速比在2.0以上。最后，设计并实现了高效的数据一致性维护机制。一方面提供了丰富的Cache控制寄存器操作，另一方面对侦听和数据写回进行了分类处理。实验结果表明，该机制使系统典型请求的开销降低了10％以上。此外，本文对以上设计进行了较为系统地验证，并进行了逻辑综合和优化，使其在SMIC0.13μm工艺下满足与一级Cache的接口部分工作频率为600MHz，内部的工作频率为300MHz的要求。2.学位论文张维栋YHFT-DX片内二级Cache控制器的优化设计2009数字信号处理器(DSP)在近年来得到了快速的发展和广泛的应用。片内存储系统的优劣直接影响DSP的性能。存储器层次结构有效的降低了CPU访存开销，“Cache+RAM”层次结构普遍应用在DSP处理器存储系统中，片内二级存储器(L2)是CPU和外设交换数据的中枢，存储器访存时间开销中L2处理数据的时间开销占有很大比例。L2是提高存储系统性能的主要突破口，设计一个高性能的片内二级存储器具有重要意义。YHFT-DX是我们自主研发的一款高频高性能DSP，采用0.13umCMOS工艺，设计主频600MHz，片上存储器(L2)容量高达1MB，采用“Cache+RAM”结构，可以灵活配置Cache容量大小，具有可扩展性好的特点。该芯片的技术路线是对已有同样采用0.13umCMOS工艺、主频为350MHz的芯片进行优化设计。在深入分析原设计的基础上，本文对二级Cache控制器进行了设计优化，实现主频600MHz，并提高处理缺失效率、降低功耗。主要工作和贡献有：一、针对二级Cache缺失流水线处理单个缺失请求的不足，设计实现了二级Cache预取结构--StreamBuffer，命中预取缓存的缺失请求可以提前2拍得到数据，在YHFT-DX一级Cache中连续发送读缺失的概率大约为0.14％，同时使得L2原本串行的两条数据通路可以并行执行，提高了总线资源的利用率，所以对Cache系统性能有极大的提升，这一改进使L2处理L1缺失的效率提高了6％以上。二、为了把实现高频带来的功耗增大的危害降到最低，在二级Cache控制器中设计Tag行预取结构--Filter，但是Filter缓存行数较少缺失率较高。为了弥补这一缺点采用了Tag路预测结构。在体系结构级单条路径命中Filter或者Tag路预测准确时，L2的Tag体就处于休眠状态，所以L2的功耗要比同时读取四路Tag降低5％。三、对原设计进行关键路径分析，发现二级Cache是影响性能的最关键模块，本文采用优化接口协议、平衡流水栈之间逻辑、关键信号提前处理、合理层次化等方法优化逻辑结构。对关键路径中结构规整的但延时较大的逻辑采用定制设计，为9到512位译码器建立时序模型。片内二级Cache经过时序优化设计后，达到了600MHz的设计目标。四、为了充分的验证二级Cache控制器的功能正确性，在全芯片级验证中使用了大型的测试程序，使用CCS调试了针对于MP4视屏解码程序--Xvid，生成激励作为Benchmark。并且介绍了RTL级逻辑仿真的流程和准确定位设计缺陷的方法。五、提出了压缩L2行大小增加相对存储容量、数据体纵向划分减小功耗优化L2数据体的先进方法，并且评估了其设计实现的可行性。3.学位论文程由猛高性能DSP片内二级Cache控制器设计研究2003DSP(digitalsignalprocessors)数字信号处理器是一种具有特殊结构的微处理器,是数字信号处理系统的心脏.目前,它已在通信、军事、控制、家电等各个领域得到了广泛的应用.本文研究了主流DSP的各种先进的体系结构,特别是VLIW体系结构;深入分析了高性能DSP片内Cache结构特点.在我们自主研制的YHFT_D1中采用片内两级Cache层次,且二级Cache控制器(简称L2)是可编程控制的.采用了基于标准单元的IC设计方法,完成了片内二级Cache控制器的功能设计、兼容性设计、逻辑综合优化、综合前后和布局布线前后模拟验证、微结构设计分析,并提出了进一步改进性能的研究设想.在设计中,把Tag体与Data体分开,只有一级Cache控制器(简称L1)的请求命中Tag,才访问Data体,这样既可以减少访问Data体的次数,降低Data体的动态功耗,又可以避免L1与EDMA请求读写存储体的不必要的冲突;把Tag体的脏、合法、LRU(1eastrecentlyused)标志位与Tag体分开设计,使得L1读写命中Tag时,更改标志位不需要回写Tag体,于是降低了Tag体的动态功耗;采用伪LRU替换算法,在不破坏一、二、四路替换协议的基础上巧妙的解决了三路组相联替换均匀性问题.用DesignCompiler工具,在0.18μ工艺artisan库的最坏条件下,对L2进行综合优化,使得频率达到200MHz,面积约为60万平方微米,满足了预定的设计目标.对YHFT_D1L2部件进行了微结构设计分析,测试了一个典型的benchmark,统计得到L2的失效率为9.08﹪;当L1失效且命中L2时,L1最快5个周期后获得数据.测试结果表明,我们的设计满足了兼容性要求.4.学位论文曹飞高性能DSP一级数据Cache控制器的设计与实现2009数字信号处理器(DigitalSignalProcessor，DSP)是一种专门用于数字信号处理的处理器，是数字处理系统的心脏。DSP自问世以来得到了快速的发展，已在通信、军事、家电等各个领域得到了广泛的应用。而片内存储系统对DSP性能的影响甚大。如何提高存储子系统的性能是微处理器设计者必须解决的关键问题。Cache作为提高存储子系统性能的一种有效途径，其组织结构与设计是当前体系结构设计的研究热点之一。YHFT-DX是国防科技大学计算机学院微电子研究所自主研发中的一款高性能定点32位DSP，采用超长指令字(VLIW)技术，一个周期内最多可以发射8条指令。CPU预期主频为600MHz，峰值运算速度为4800MIPS。作者参与了YHFT-DXDSP的设计，主要负责一级数据Cache控制器(L1D)的设计与实现，并进行了充分的验证。论文主要的工作体现在以下几个方面：分析了YHFT-DXDSP的体系结构和片内两级存储结构，研究了现代Cache的设计技术，针对YHFT-DXDSP的特点设计了一种基于分体控制的跨边界存储访问技术。完成了L1D的设计与实现。设计了5站流水线来高效完成Load和Store操作，其中Store操作只需要在前3站就可以完成。在每一站的流水操作中，出色的完成了存储体的分体控制、大小端数据传输模式的实现、跨边界存储访问等关键技术。利用侦听机制来维护L1D与下层存储器数据一致性。完成了L1D从模块级到系统级的功能验证。开发了功能丰富的测试码以保证各种类型和各种情况的Load和Store指令能够正确完成。并且在系统级运行了典型的算法程序，如MPEG-4、H.264等，并进行了覆盖率分析。完成了L1D的综合与优化，对综合后出现的关键路径进行分析，运用多种优化策略如逻辑结构调整、平衡站问逻辑、全定制与半定制结合等，最终消除了关键路径，使整个设计达到综合目标。采用X厂家提供的0.13um的低阈值库，在Typical环境下(温度为25摄氏度，电压为1.2伏)，综合后网表的路径延迟不超过1.26ns，达到了预期的设计目标。本文链接：授权使用：上海海事大学(wflshyxy)，授权号：a9a4a6e3-e594-4c85-ac45-9dd300c45fa8下载时间：2010年8月15日