天津大学数字集成电路第十讲加法器

VLSITJU.ASICCenter---ArnoldShi第十讲数据通路设计[e-mail]---ArnoldShi大多数数字电路按功能划分数据通路（如加法器、乘法器、移位器）存储器控制电路I/O、互连TJU.ASICCenter---ArnoldShi回顾:基本的功能块Datapath运算单元•Adder,multiplier,divider,shifter,etc.寄存器页、流水线多路选择器、译码器ControlFinitestatemachines(PLA,ROM,randomlogic)Interconnect交换器,仲裁器,总线MemoryCaches(SRAMs),移位寄存器,DRAMs,buffersTJU.ASICCenter---ArnoldShiIntel微处理器的数据通路Itanium有6个如下的整数执行单元TJU.ASICCenter---ArnoldShiItanium处理器的整数数据通路TJU.ASICCenter---ArnoldShiCELL处理器架构TJU.ASICCenter---ArnoldShiPS3多核心处理器CELL性能强劲Cell处理器是东芝、IBM和索尼联合研发的。目前用于索尼公司的PS3。该处理器性能强劲，被称之为“芯片上的超级计算机”。不过，除了游戏机外，合作三方至今并未为Cell找到其他更好的用途。Cell内的1个PPE和8个SPECell处理器将给电视机带来超强性能。据称，电视机将可以在一个屏幕上显示48个独立的电影画面，此外可以提供超高清的画质。TJU.ASICCenter---ArnoldShiCBEA-Compliant处理器CBEA-Compliant处理器TJU.ASICCenter---ArnoldShiCell内部有一条768bit位宽的“EIB单元互联总线环（ElementInterconnectBUSRing，EIBRing）”，它实际上是一个强大的内部总线控制逻辑—Cell内所有的功能单元都通过EIB总线环连接在一起，包括PPE、八个SPE、XDR内存控制器以及外部总线接口，它们所采用的无一例外都是全双工的128bit连接总线。若Cell工作在4GHz频率上，Cell内部的各个功能单元便都拥有4GHz×128bit／Hz×2（全双工）÷8Byte/bit＝128GBps带宽TJU.ASICCenter---ArnoldShi位片式（Bit-Sliced）设计完全相同的位片式处理单元TJU.ASICCenter---ArnoldShi位片式（Bit-Sliced）数据通路Adderstage1WiringAdderstage2WiringAdderstage3Bitslice0Bitslice2Bitslice1Bitslice63SumSelectShifterMultiplexersLoopbackBusFromregisterfiles/Cache/BypassToregisterfiles/CacheLoopbackBusLoopbackBusTJU.ASICCenter---ArnoldShi数据通路的特点数据通路它在很大程度上决定了整个系统的性）规整性：（Bit-slice）优化版图局域性：（时间、空间，算子相邻布置）版图紧凑正交性：（数据流、控制流）规整的布线层次化：高位－低位，多位－少位模块化：包括各种IP模块TJU.ASICCenter---ArnoldShi加法器加法器设计加法器常常是限制速度的部件。加法器的优化可在逻辑级和电路级进行TJU.ASICCenter---ArnoldShi二进制加法运算TJU.ASICCenter---ArnoldShiFA的门级实现结构ABSCoutCint1t0t2t0t1ABSCoutCint2TJU.ASICCenter---ArnoldShi互补静态CMOS逻辑实现的FAABBACiCiAXVDDVDDABCiBABVDDABCiCiABACiBCoVDDS28TransistorsTJU.ASICCenter---ArnoldShi1位全加器定义ABCinCoutScarrystatus00000取消00101取消01001传播01110传播10001传播10110传播11010产生11111产生ABCoutSumCinFulladderTJU.ASICCenter---ArnoldShi进位产生、进位取消、进位传播信号为了利于具体实现，常常定义一些中间信号（注意它们与Cin无关）：进位产生（Generate）信号：G=A&B进位取消（Delete)信号：D=!A&!B进位传播(Propagate)信号：P=AB有时候，也写成P=A+BTJU.ASICCenter---ArnoldShi逐位（行波、串行）进位Ripple-CarryAdder结构：由N个一位加法器串联而成，第i级的Carry-out用来产生第i+1级的Sum和Carry特点：结构直观简单，运行速度慢，最坏情形下关键路径的延时：Tadder=(N-1)Tcarry+TsumN位逐位进位加法器的延时正比于加法器位数N：Td=O(N)FAFAFAFAA0B0S0A1B1S1A2B2S2A3B3S3Ci,0Co,0(=Ci,1)Co,1Co,2Co,3设计时优化Tcarry比优化Tsum更为重要TJU.ASICCenter---ArnoldShi进位路径中取消反相器!Cout(A,B,Cin)=Cout(!A,!B,!Cin)!S(A,B,Cin)=S(!A,!B,!Cin)ABSCoCiFAABSCoCiFATJU.ASICCenter---ArnoldShi消除反相器的进位链A3FAFAFAEvencellOddcellFAA0B0S0A1B1S1A2B2S2B3S3Ci,0Co,0Co,1Co,3Co,2TJU.ASICCenter---ArnoldShi镜像（Mirror）加法器的设计BBBBBBBBAAAAAAAACinCinCinCinCin!Cout!Skillgenerate0-propagate1-propagateCout=A&B|B&Cin|A&CinSUM=A&B&Cin|COUT&(A|B|Cin)44444888882223336664444224+4transistorsTJU.ASICCenter---ArnoldShi镜像（Mirror）加法器版图结构StickDiagramCiABVDDGNDBCoACiCoCiABSTJU.ASICCenter---ArnoldShi镜像（Mirror）加法器的特点消除了进位输出的反相门。巧妙实现进位“传播／产生／消除”功能，同时减少面积和延时。不同于传统的“对偶”拓扑，而是“对称”或“镜像”，有利于版图实现。选择合适的P管和N管的尺寸，可保证相同的上升和下降时间。在进位产生电路中，最多两个管子串联。共24个晶体管在设计该加法器的版图时，应当使！CARRY节点上的电容较小。该节点上的电容包括本级的四个扩散电容和两个栅电容，以及下一级加法器的六个栅电容。减少扩散电容特别重要。连接Cin的管子连到接近门的输出端处。只有在进位电路中的管子需要优化尺寸以改善速度，在“和”位电路中的管子可以采用最小尺寸TJU.ASICCenter---ArnoldShi传输门加法器ABPCiVDDAAAVDDCiAPABVDDVDDCiCiCoSCiPPPPP和产生进位产生产生中间信号,和反相信号共24个晶体管TJU.ASICCenter---ArnoldShi曼彻斯特进位链（ManchesterCarryChain）CoCiGiDiPiPiVDDCoCiGiPiVDD静态实现，采用进位产生和进位消除动态实现，只用进位产生和进位传播TJU.ASICCenter---ArnoldShi曼彻斯特动态进位链特点采用动态逻辑降低复杂性和加快速度预充电时所有中间节点被预充至VDD，求值时有条件放电。进位链传输管只用N管，节点电容很小，为四个扩散电容。进位链的分布RC本质使传播延时与位数N的平方成正比，因此有必要插入缓冲器。从输出端到输入端通过进位链管子的放电电流逐步加大，因此从输出端到输入端逐步加大进位链管子的尺寸可提高速度。TJU.ASICCenter---ArnoldShi曼彻斯特进位链的动态实现G2C3G3Ci,0P0G1VDDG0P1P2P3C3C2C1C0TJU.ASICCenter---ArnoldShi4-bit位片式MCC加法器GP!C0clkGPGPGP&&&&A0B0A1B1A2B2A3B3S0S1S2S3!C1!C2!C3!C4TJU.ASICCenter---ArnoldShi曼彻斯特进位链的动态实现Ci,0G0clkclkP0P1P2P3G1G2G3Ci,41234563333312233445!(G0|P0Ci,0)!(G1|P1G0|P1P0Ci,0)!(G2|P2G1|P2P1G0|P2P1P0Ci,0)!(G3|P3G2|P3P2G1|P3P2P1G0|P3P2P1P0Ci,0)TJU.ASICCenter---ArnoldShi曼彻斯特进位链版图Pi+1Gi+1Ci反相器/求和Row进位传播/进位产生RowPiGiCi-1Ci+1VDDGNDTJU.ASICCenter---ArnoldShi进位旁路加法器（carry-bypass）也称为Carry-SkipFAFAFAFAP0G1P0G1P2G2P3G3Co,3Co,2Co,1Co,0Ci,0FAFAFAFAP0G1P0G1P2G2P3G3Co,2Co,1Co,0Ci,0Co,3MultiplexerBP=PoP1P2P3原理:如果(P0、P1、P2和P3均=1)则CO,3=Ci,0,否则主路径进位消除或进位产生TJU.ASICCenter---ArnoldShiCarry-BypassAdder(cont.)CarrypropagationSetupBit0?3SumMbitstsetuptsumCarrypropagationSetupBit4?7SumtbypassCarrypropagationSetupBit8?11SumCarrypropagationSetupBit12?15SumN位串行加法器分成N/M组，每组M位，若每位加法器的进位产生时间为tcarry，旁路进位时间为tbypass,则加法器总的求和时间为：tadder=tsetup+Mtcarry+(N/M-1)tbypass+(M-1)tcarry+tsumTJU.ASICCenter---ArnoldShi逐位（行波）进位与旁路进位（CarryBypass）比较增加进位旁路一般使面积增加10%至20%进位旁路加法器的总进位传播时间仍与位数N成正比，但比例系数较逐位进位加法器为小。N较小时，旁路的额外开销使采用旁路进位的收益不大一般N在4~8之间采用旁路进位。TJU.ASICCenter---ArnoldShiCBA进一步减少延时的方法各组的位数依次递增可进一步减少分组数和延时旁路还可以嵌套（各组位数可以不同）。每一旁路级的最优位数取决于旁路进位路径的延时旁路进位延时与逐位进位延时的比对进位链的缓冲要求等。TJU.ASICCenter---ArnoldShi不均匀分组的CBA各段长度TJU.ASICCenter---ArnoldShi进位选择AdderSetup0CarryPropagation1CarryPropagationMultiplexerSumGenerationCo,k-1Co,k+301P,GCarryVector线性进位选择加法器的关键路径与求和时间TJU.ASICCent