中小规模时序逻辑设计

1电子科技大学实验报告学生姓名：ZYZ学号：2014060103026指导教师：DJ一、实验项目名称：中小规模时序逻辑设计二、实验目的：1．掌握74x161计数器的逻辑功能。2．掌握74x161计数器的级联使用方法。3．采用74x161计数器和小规模逻辑门设计60进制计数器。三、实验内容：1．时钟输入采用实验箱的1Hz信号（在电源开关下面），分别测试两片74x161的逻辑功能。由于数码管不能显示A-F，所以用LED灯显示计数器的输出状态。2．将两片74x161进行级联，实现模256计数器，用LED灯显示计数器的输出状态。3．用两片74x161分别实现模6和模10计数器，用数码管显示计数器的输出状态。再将两片74x161进行级联，实现模60计数器，用数码管显示计数器的输出状态。四、实验原理：1．74x161计数器的逻辑符号和引脚排列如下图所示。表174x161计数器的逻辑功能输入输出工作模式CLEARLOADENPENTCLOCKDCBA1111nnnnDCBAQQQQ0dddddddd0000异步清010dd↑DCBADCBA同步置数1111↑dddd加法计数加法计数110ddddddnnnnDCBAQQQQ数据保持11d0dddddnnnnDCBAQQQQ数据保持2图174x161计数器的逻辑符号和引脚排列图中，Clock是计数脉冲（上升沿有效），CLEAR是异步清0端；LOAD是同步置数端；EnableP和EnableT是计数器工作状态控制端；D~A是并行输入数据端；RCO是进位信号输出端；QD~QA是计数器状态输出端。2．集成4位计数器74x161的功能：（1）异步清0功能当CLEAR=0时，计数器清0。从表可见，在CLEAR=0时，其它输入信号都不起作用。（2）同步并行置数功能当CLEAR=1、LOAD=0时，在Clock上升沿的作用下，数据DCBA并行置入计数器，使10111213nnnnQQQQ=DCBA。（3）二进制同步加法计数功能当CLEAR=1、LOAD=1时，若1ENPENT，则计数器对计数脉冲信号按4位二进制数自然顺序进行加法计数。（4）保持功能当CLEAR=1、LOAD=1时，若0EP或0ET，则计数器将保持原状态不变。当计数到1111时，若1ENT，则进位输出信号1RCO；其它情况下0RCO。3五、实验器材（设备、元器件）：数字逻辑实验箱一台，HD74LS04P（非门）、SN74LS32N（或门）、SN74LS00N（与非门）、SN74HC86N（异或门）、SN74HC153（数据选择器、多路复用器）、SN74LS74（D触发器）各1片，74LS161或74HC161计数器2片。六、实验步骤：实验步骤包括：查阅74x161的数据手册，学习它们的逻辑功能。根据实验内容连接输入和输出导线，拨动输入开关，观察指示灯的显示是否符合要求。根据设计要求进行组合逻辑设计，写出输出的与或式，根据数字逻辑实验箱上实际安装的芯片进行逻辑表达式的变换，连接输入和输出导线，测试是否完成相应的逻辑功能。七、实验数据：1．测试74x161的逻辑功能，实际测试数据如下。表274x161逻辑功能测试输入输出实测输出是否符合逻辑功能CLEARLOADENPENTCLOCKDCBA1111nnnnDCBAQQQQ0dddddddd0000是10dd↑DCBADCBA是110dddddd1111nnnnDCBAQQQQ是11d0ddddd1111nnnnDCBAQQQQ是1111↑dddd加法计数是2．将两片74x161进行级联，实现模256计数器低位的74×161的LOAD与高位的ENP或ENT相连，其余和自由计数时连接一致4图2模256计数器的实现3．用74x161实现模10计数器。输入为1010时清零，即将输出信号构成一个与非门，与CLEAR相连图3模10计数器的实现54．用74x161分别实现模6计数器。在模16计数器上进行改造，输入为0011时清零，即将输出信号构成一个与非门，与CLEAR相连图4模6计数器的实现5．将两片74x161进行级联，实现模60计数器。在模256计数器上改造，输入为00111110时清零，即将输出信号构成一个与非门，与两片74×161的CLEAR端相连图5模60计数器的实现八、实验结论：6在74×161自由计数的接线和功能上，进行改造，使其具有相应的功能。自由计数的实现是基础。九、总结及心得体会：先想清楚要怎么构成逻辑，再进行接线。十、对本实验过程及方法、手段的改进建议：准确，高效，仍需锻炼。报告评分：指导教师签字：