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上拉电阻定义：上拉就是将不确定的信号通过一个电阻嵌位在高电平！电阻同时起限流作用！下拉同理！上拉是对器件注入电流，下拉是输出电流；弱强只是上拉电阻的阻值不同，没有什么严格区分；对于非集电极（或漏极）开路输出型电路（如普通门电路）提升电流和电压的能力是有限的，上拉电阻的功能主要是为集电极开路输出型电路输出电流通道。上拉:1TTL驱动CMOS时,如果TTL输出最低高电平低于CMOS最低高电平时,提高输出高电平值2OC门必须加上拉,提高电平值3加大输出的驱动能力(单片机较常用)4CMOS芯片中(特别是门的芯片),为防静电干扰,不用的引脚也不悬空,一般上拉,降低阻抗,提供泄荷通路5提高输出电平,提高芯片输入信号的噪声容限,增强抗干扰6提高总线抗电磁能力,空脚易受电磁干扰7长线传输中加上拉,是阻抗匹配抑制反射干扰原则:1从节约功耗和芯片的电流、能力应是电阻尽量大,R大,I小啊2从确保驱动能力,应当电阻足够小,R小,I大啊3对高速电路,加上拉可能边沿平缓(上升时间延长)建议可以在1K---10K之间选(可根据实际情况)信号输入端上拉电阻的工作原理上拉电阻的目的是为了保证在无信号输入时输入端的电平为高电平。在信号输入为低电平是输入端的电平应该也为低电平，并不是像你说的那样为高电平。如果没有上拉电阻，在没有外界输入的情况下输入端是悬空的，他的电平是未知的无法保证的，上拉电阻就是为了保证无信号输入时输入端的电平为高电平，同样还有下拉电阻它是为了保证无信号输入时输入端的电平为低电平。首先，你问的问题就有问题。上拉电阻是为了在无信号输入的使ic脚为高电平，而在输入为低电平的时候ic脚会是低电平，而不是你所说的变为高电平。我认为你跟本就不明白上拉电阻的作用和必要性，另外你的基础是在是太差了，有一些模拟电路基础的人看过上拉电阻的原理图之后都可以明白上拉电阻的工作原理，而你居然连这么简单的东西都看不明白，足可见你要么是基础不扎实，要么对电路的东西不敏感。同时你又如此的不谦虚，如果你是我的下属，我会狠狠的骂你一顿的。一个对上拉电阻的功能从根本上理解就错误的人还敢号称自己“很清楚上拉电阻的作用和目的”，哼哼…………不过我还是告诉你吧，ic的输入口属于高阻抗的输入，在无信号输入的情况下，一个正电源串一个电阻（就是你所说的上拉电阻）接到ic口上，因为阻抗高，电阻上是没有电流的，自然电阻上也没有压降，此ic口当然是高电平了。当有输入为低电平的时候，信号的输入自然会使此ic口变为低电平（记住此时不是高电平，除非你接了一个反向电路，说多了你也不懂）。另外谢谢562738047的提醒，由于我能力有限有说错的地方，已经改正，以免误导大家单片机中P0口作为输出为什么要上拉电阻？上拉电阻：就是从电源高电平引出的电阻接到输出1，如果电平用OC(集电极开路，TTL)或OD(漏极开路，COMS)输出，那么不用上拉电阻是不能工作的，这个很容易理解，管子没有电源就不能输出高电平了。2，如果输出电流比较大，输出的电平就会降低（电路中已经有了一个上拉电阻，但是电阻太大，压降太高），就可以用上拉电阻提供电流分量，把电平“拉高”。（就是并一个电阻在IC内部的上拉电阻上，让它的压降小一点）。当然管子按需要该工作在线性范围的上拉电阻不能太小。当然也会用这个方式来实现门电路电平的匹配。需要注意的是，上拉电阻太大会引起输出电平的延迟。（RC延时）一般CMOS门电路输出不能给它悬空，都是接上拉电阻设定成高电平。下拉电阻：和上拉电阻的原理差不多，只是拉到GND去而已。那样电平就会被拉低。下拉电阻一般用于设定低电平或者是阻抗匹配(抗回波干扰)。P0口：是一组8位漏极开路双向I/O口，也即地址/数据总线复用口。作为输出口用时，每位驱动8个TTL逻辑门电路，对端口写“I”可作为高阻抗输入端用。在访问外部数据存储器或程序存储器时，这组口线分时转换地址（低8位）和数据总线复用，在访问期间激活内部上拉电阻。0在Flash编程时，P0口接受指令字节，而在程序校验时，输出指令字节，校验时，要求外接上拉电阻。端口输出电阻是指实际从输出端口表现的电阻，常常指含源电路或放大电路的输出端等效电阻指的是所有的电阻作用可以用一个电阻等效代替，这个电阻就称是那些电阻的等效电阻两者并无直接关系上拉电阻：1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。2、OC门电路必须加上拉电阻，才能使用。3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。4、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。上拉电阻阻值的选择原则包括:1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定，主要需要考虑以下几个因素：1．驱动能力与功耗的平衡。以上拉电阻为例，一般地说，上拉电阻越小，驱动能力越强，但功耗越大，设计是应注意两者之间的均衡。2．下级电路的驱动需求。同样以上拉电阻为例，当输出高电平时，开关管断开，上拉电阻应适当选择以能够向下级电路提供足够的电流。3．高低电平的设定。不同电路的高低电平的门槛电平会有不同，电阻应适当设定以确保能输出正确的电平。以上拉电阻为例，当输出低电平时，开关管导通，上拉电阻和开关管导通电阻分压值应确保在零电平门槛之下。4．频率特性。以上拉电阻为例，上拉电阻和开关管漏源级之间的电容和下级电路之间的输入电容会形成RC延迟，电阻越大，延迟越大。上拉电阻的设定应考虑电路在这方面的需求。下拉电阻的设定的原则和上拉电阻是一样的。OC门输出高电平时是一个高阻态，其上拉电流要由上拉电阻来提供，设输入端每端口不大于100uA,设输出口驱动电流约500uA，标准工作电压是5V，输入口的高低电平门限为0.8V(低于此值为低电平)；2V(高电平门限值)。选上拉电阻时：500uAx8.4K=4.2即选大于8.4K时输出端能下拉至0.8V以下，此为最小阻值，再小就拉不下来了。如果输出口驱动电流较大，则阻值可减小，保证下拉时能低于0.8V即可。当输出高电平时，忽略管子的漏电流，两输入口需200uA200uAx15K=3V即上拉电阻压降为3V，输出口可达到2V，此阻值为最大阻值，再大就拉不到2V了。选10K可用。COMS门的可参考74HC系列设计时管子的漏电流不可忽略，IO口实际电流在不同电平下也是不同的，上述仅仅是原理，一句话概括为：输出高电平时要喂饱后面的输入口，输出低电平不要把输出口喂撑了（否则多余的电流喂给了级联的输入口，高于低电平门限值就不可靠网友评论：1,一般来说，上拉就是接到高电平，下来就是接到低电平.2,主要是为了提高芯片引脚的驱动能力或者是为了防止临界电平会引起错误的操作!例如,有的芯片引脚驱动能力较差,不能将电平拉高,就必须接上拉电阻;对于中断引脚也必须接上拉(对于低电平有效)或下拉(对于高电平有效)防止误中断3,上拉就是通过一个电阻接到高电平；下拉就是通过一个电阻接到参考地（低电平）。在数字电路中不用的输入脚都要接固定电平，通过1k电阻接高电平或接地。1.电阻作用：l接电组就是为了防止输入端悬空l减弱外部电流对芯片产生的干扰l保护cmos内的保护二极管,一般电流不大于10mAl上拉和下拉、限流l1.改变电平的电位，常用在TTL-CMOS匹配2.在引脚悬空时有确定的状态3.增加高电平输出时的驱动能力。4、为OC门提供电流l那要看输出口驱动的是什么器件，如果该器件需要高电压的话，而输出口的输出电压又不够，就需要加上拉电阻。l如果有上拉电阻那它的端口在默认值为高电平你要控制它必须用低电平才能控制如三态门电路三极管的集电极，或二极管正极去控制把上拉电阻的电流拉下来成为低电平。反之，l尤其用在接口电路中,为了得到确定的电平,一般采用这种方法,以保证正确的电路状态,以免发生意外,比如,在电机控制中,逆变桥上下桥臂不能直通,如果它们都用同一个单片机来驱动,必须设置初始状态.防止直通!2、定义：l上拉就是将不确定的信号通过一个电阻嵌位在高电平！电阻同时起限流作用！下拉同理！l上拉是对器件注入电流，下拉是输出电流l弱强只是上拉电阻的阻值不同，没有什么严格区分l对于非集电极（或漏极）开路输出型电路（如普通门电路）提升电流和电压的能力是有限的，上拉电阻的功能主要是为集电极开路输出型电路输出电流通道。3、为什么要使用拉电阻：l一般作单键触发使用时，如果IC本身没有内接电阻，为了使单键维持在不被触发的状态或是触发后回到原状态，必须在IC外部另接一电阻。l数字电路有三种状态：高电平、低电平、和高阻状态，有些应用场合不希望出现高阻状态，可以通过上拉电阻或下拉电阻的方式使处于稳定状态，具体视设计要求而定！l一般说的是I/O端口，有的可以设置，有的不可以设置，有的是内置，有的是需要外接，I/O端口的输出类似与一个三极管的C，当C接通过一个电阻和电源连接在一起的时候，该电阻成为上、拉电阻，也就是说，如果该端口正常时为高电平，C通过一个电阻和地连接在一起的时候，该电阻称为下拉电阻，使该端口平时为低电平，作用吗：比如：当一个接有上拉电阻的端口设为输如状态时，他的常态就为高电平，用于检测低电平的输入。l上拉电阻是用来解决总线驱动能力不足时提供电流的。一般说法是拉电流，下拉电阻是用来吸收电流的，也就是你同学说的灌电流如何提高抗干扰能力（1）：上拉电阻。一块电路板，需要在工业或者强干扰场合应用，如何提高抗干扰能力呢？我结合实际经验教训来探讨一下，首先来说一说上拉电阻。在数字逻辑电路中，我们经常使用上拉或下拉电阻，用多了也比较随意，10K,5.6K,4.7K,1K都能看到。那么到底用多少了？如何量化呢？先来看看我的一个设计教训：在一块应用板中，应用环境比较恶劣，一开始就考虑了很多措施，大小滤波电容一堆，在PCB走线时很困难，首先当然满足时序要求严格的信号，这样就把异步复位线在后面补线，因为是平时不工作，而且是低电平有效的，就千里走单骑，拉了一条线算是完成任务，上拉电阻延用了以前的设计选用47K，实际调试时问题来了，一开始单步调试表现出来的现象并不是系统被复位，而是某些寄存器经常被清空了，悬啊，原因不明，用尽手段去找原因，偶然发现运行时会重复计数，于是注意到复位线，先在FPGA内部断开RESET信号，用一个延时复位计数器替代，一切OK，问题被明确下来。上拉电阻怎么选，选多少？计算不复杂，用到的是基础知识，首先明确TTL电平:VH=2.4V,VL=0.4V。上拉电阻一般是接电源VCC的。那么被上拉的信号电压VI=VCC-R*i；其中R是上拉电阻，i是流过上拉电阻的电流，当VI=0.4V时，VI就是低电平了。我们来估算一下相应的电流，当R选47K时，VCC是3.3V，i=(3.3-0.4)/47000,i≈65uA。当R选10K时，VCC是3.3V，i=(3.3-0.4)/10000,i≈290uA。当R选1K时，VCC是3.3V，i=(3.3-0.4)/1000,i≈2.9mA。如果干扰源是线间偶合，我们看到不同的上拉电阻要使VI达到低电平，需要驱动的电流增加，从而增强了抗干扰能力。在应用现场如果条件合适，我们可以用一块实验板直接测量干扰信号值。也可以选用不同的上拉电阻值来提高抗干扰能力。上拉电阻：1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为