《集成电路制造工艺与工程应用》第三章课件

1《集成电路制造工艺与工程应用》讲义2018/09/28三．介绍工艺集成：①PN结隔离技术②LOCOS（硅局部氧化）隔离技术③STI（浅沟槽）隔离技术2《集成电路制造工艺与工程应用》讲义2018/09/28隔离技术半导体集成电路是通过平面工艺技术把成千上万颗不同的器件制造在一块面积非常小的半导体硅片上，并按要求通过金属将它们连接在一起，形成具有一定功能的电路。隔离技术是工艺制程技术的关键，它决定了集成电路的性能和集成度。a)PN结隔离技术。b)LOCOS隔离技术。c)STI隔离技术。NWPWP-subn+p+n+p+p+n+3.3VNMOS3.3VPMOSP-subn+p+n+p+p+n+NWPW1.5VNMOS1.5VPMOS3《集成电路制造工艺与工程应用》讲义2018/09/28PN结隔离技术PN结隔离技术，它是利用PN结反向偏置时呈高电阻性，来达到相互绝缘隔离的目的。双极型工艺制程技术的流程。a)第一步、准备p型衬底硅（P-type-SubstrateP-sub）；b)第二步、形成n型埋层（N-type-Burrier-LayerNBL）；c)第三步、生长n型外延层（N-type-EpitaxyN-EPI）；d)第四步、形成PW保护环隔离；e)第五步、形成重掺杂NW（N-Type-Well）集电极；f)第六步、形成NPN基区（P-base）；g)第七步、形成NPN发射极和集电极接触；h)第八步、形成基极和PW接触。4《集成电路制造工艺与工程应用》讲义2018/09/28PN结隔离技术影响PN结隔离效果：a)偏置电压b)NW、PW保护环的掺杂浓度c)E-EPI层的掺杂浓度为了达到比较好的隔离效果：a)增大PW保护环的宽度b)提高PW保护环的掺杂浓度提高PW保护环的掺杂浓度==》间接增大集电区和PW保护环的寄生电容==》影响双极型工艺集成电路的工作速度。P-subNBLNBLPWn+P-Basep+p+p+N-EPIN-EPIn+DNWNWn+NWPWPW10V5V0Vn+P-Basep+5《集成电路制造工艺与工程应用》讲义2018/09/28PN结隔离技术-寄生的场效应管当金属线在两个NPN之间PW保护环的上方横向跨过时，它们就会形成寄生的场效应晶体管NMOS，相邻的两个NPN的集电区为该寄生NMOS的源和漏，金属线是栅。寄生NMOS的阈值电压：a)PW保护环的浓度b)ILD（InterLayDielectric）氧化层的厚度提高PW保护环的浓度==》会增加集电区与PW保护环的寄生电容。P-subNBLNBLPWn+P-Basep+p+p+N-EPIN-EPIn+DNWNWn+NWPWPWn+P-Basep+金属互连线ILD层6《集成电路制造工艺与工程应用》讲义2018/09/28LOCOS（硅局部氧化）隔离技术LOCOS隔离技术与PN结隔离技术非常类似，实际上LOCOS隔离技术就是把PN结隔离技术中的PW保护环换成氧化物，LOCOS隔离技术是PN结隔离技术的副产物，氧化物能很好地隔离器件，降低结电容，同时改善闩锁效应和寄生NMOS等问题。NWPWP-subn+p+n+p+p+n+3.3VNMOS3.3VPMOS7《集成电路制造工艺与工程应用》讲义2018/09/28LOCOS（硅局部氧化）隔离技术LOCOS隔离技术的工艺流程：a)第一步生长前置氧化层（PADOxide），缓冲Si3N4层对衬底的应力；b)第二步生长Si3N4，它是场区氧化的阻挡层；c)第三步有源区AA（ActiveArea）区域光刻和刻蚀处理；d)第五步场区氧化，形成硅局部场氧化物隔离器件；e)第六步湿法刻蚀去除Si3N4。8《集成电路制造工艺与工程应用》讲义2018/09/28LOCOS（硅局部氧化）隔离技术LOCOS隔离技术存在两个严重问题：a)一个问题是场区氧化层横向形成鸟嘴（bird’sbeak），淀积LOCOS场区氧化层的过程中需要消耗掉大约44%的硅，氧原子既进行纵向扩散越过已生长的氧化物与正下方的硅反应生产成氧化物，氧原子也进行横向扩散与Si3N4掩膜下硅反应生产成氧化物。LOCOS场区氧化层的中部是凸起的然后向两边横向延伸凹入Si3N4掩膜下的有源区，并且凹入Si3N4掩膜下的氧化物会逐渐变薄形成鸟嘴的形状，所以横向延伸凹入有源区的现象被称为鸟嘴效应。b)LOCOS隔离技术的另外一个问题是白带效应，LOCOS场氧是在高温的湿氧的环境下反应生长的，而Si3N4也会在高温的湿氧的环境下生成NH3，NH3会扩散到Si/SiO2界面，并在Si/SiO2界面与Si反应形成Si3N4，这些Si3N4在有源区的边缘形成一条白带，这些Si3N4会影响后续生长的栅氧化层的质量并导致栅氧的击穿电压下降。9《集成电路制造工艺与工程应用》讲义2018/09/28LOCOS（硅局部氧化）隔离技术a)MOS管的源漏与衬底的PN结都是零偏或者反偏的，它们的漏电流几乎为零，MOS管是被这种自身的PN结相互隔离的。b)当相邻的NMOS漏极N型有源区与NW之间的耗尽区相互靠近，它们之间的势垒高度开始减小，电子很容易越过这个势垒形成漏电流，需要考虑NMOS漏极N型有源区与NW的穿通问题。10《集成电路制造工艺与工程应用》讲义2018/09/28LOCOS（硅局部氧化）隔离技术利用LOCOS隔离技术制造的CMOS集成电路工艺也存在寄生场效应晶体管的问题。当金属引线从NMOS的漏极N型扩散区与PMOS的NW之间的PW上方跨过时，将会形成寄生的场效应晶体管NMOS，NMOS漏极N型扩散区如同寄生的NMOS的源极，NW如同寄生的NMOS的漏极，金属互连线是寄生的NMOS的栅极。为了解决高压HV-CMOS和BCD集成电路寄生场效应晶体管的问题，在淀积场区氧化层之后，要增加一道场区离子注入工艺流程，目的是提高寄生场效应晶体管的阈值电压，这样可以有效地改善因为寄生场效应晶体管的导通而形成漏极的问题。11《集成电路制造工艺与工程应用》讲义2018/09/28P-subPWNWPWNWP-subPWNWPWNWstartoxideP-subPWNWPWNWPW掩膜版P-subPWNWPWNWstartoxideP-subPWNWPWNWstartoxideP-subPWNWPWNW场区离子注入光刻处理。场区离子注入。去除光刻胶。生长LOCOS场氧化物。湿法刻蚀去除Si3N4。场区离子注入12《集成电路制造工艺与工程应用》讲义2018/09/28STI（浅沟槽）隔离技术STI隔离技术与LOCOS隔离技术非常类似，STI隔离技术是采用凹进去的沟槽结构，它场区的氧化物不是通过热氧化生长的，而是采用HDPCVD（HighDensityPlasmaCVD）的方式淀积的SiO2，所以STI隔离技术可以解决鸟嘴效应和白带效应。P-subn+p+n+p+p+n+NWPW1.5VNMOS1.5VPMOS13《集成电路制造工艺与工程应用》讲义2018/09/28STI（浅沟槽）隔离技术STI隔离技术的工艺流程：a)第一步生长前置氧化层，缓解后续步骤形成Si3N4层对衬底的应力；b)第二步生长Si3N4，它是STICMP的停止层，也是场区离子注入的阻挡层；c)第三步AA区域光刻处理和刻蚀；d)第四步场区侧壁氧化修复刻蚀损伤；e)第六步利用HDPCVD淀积场区SiO2，形成场区氧化物隔离器件；f)第七步利用CMP去除多余的氧化物，进行STI氧化物平整化；g)第八步利用湿法刻蚀去除Si3N4。14《集成电路制造工艺与工程应用》讲义2018/09/28STI（浅沟槽）隔离技术a)MOS管的源漏与衬底的PN结都是零偏或者反偏的，所以它们的漏电流几乎为零，MOS管是被这种自身的PN结相互隔离的。b)相邻的NMOS漏极N型有源区与NW之间就会形成漏电流，所以需要考虑NMOS漏极N型有源区与NW的穿通问题。类似的情况还有PMOS漏极P型扩散区与PW的穿通问题。15《集成电路制造工艺与工程应用》讲义2018/09/28STI（浅沟槽）隔离技术在利用STI隔离技术的CMOS集成电路中，同样也存在寄生场效应晶体管NMOS导通形成漏电的问题，与LOCOS隔离技术类似，当金属引线从NMOS的漏极与PMOS的NW之间的PW上方跨过时，也会形成寄生的场效应晶体管NMOS，NMOS漏极N型扩散区如同寄生的NMOS的源极，NW如同寄生的NMOS的漏极，金属互连线是寄生的NMOS的栅极。为了解决寄生的场效应晶体管的问题，对于HV-CMOS和BCD集成电路，工程人员会在HDPCVD淀积之前，增加一道场区离子注入工艺流程，目的是提高寄生的场效应晶体管的阈值电压，这样可以有效的改善寄生的场效应晶体管的形成漏电的问题。16《集成电路制造工艺与工程应用》讲义2018/09/28P-subP-subP-subP-subPW掩膜版P-sub场区离子注入光刻处理。场区离子注入。去除光刻胶。利用HDPCVD淀积场区SiO2。场区离子注入17《集成电路制造工艺与工程应用》讲义2018/09/28STI（浅沟槽）隔离技术利用STI隔离技术制造的集成电路也有几个需要注意的问题：a)第一个与沟槽上方的拐角有关，沟槽上方的拐角不能太尖，否则会造成沟槽侧壁反型，从而造成器件的亚阈值漏电流过大。b)第二个是白带效应，STI侧壁的热氧化也会引起轻微的白带效应。c)第三个与STI的厚度有关，STI的氧化层高度必须比有源区高，因为在后续的离子注入工艺后去光刻胶步骤不断会有酸槽，会消耗一部分氧化物。18《集成电路制造工艺与工程应用》讲义2018/09/28LOD效应对于利用STI作隔离的深亚微米CMOS工艺制程技术，STI沟槽中填充的是隔离介质氧化物，由于硅衬底和隔离介质氧化物的热力膨胀系数不同，导致STI会产生压应力挤压邻近MOS的有源区，引起器件的电参数发生变化，这种效应称为STI应力效应，也称LOD效应（LengthofDiffusioneffect）。LOD效应主要影响器件的饱和电流（Idsat）和阈值电压（Vth）。19《集成电路制造工艺与工程应用》讲义2018/09/28LOD效应LOD效应对模拟电路的影响特别大，例如电流镜电路。增加了伪器件的电流镜电路，目的是获得更好的电路匹配。为了降低LOD效应对电流镜电路的影响而增加伪器件从而增大STI到有效器件栅极的距离，获得更好的电路匹配。PWAAPolyCTM1IINIOUTGNDABBB20《集成电路制造工艺与工程应用》讲义2018/09/28硬掩膜版（HardMask）工艺技术a)湿法腐蚀是一种纯化学腐蚀，工艺简单，具有非常好的选择性，但是没有特定方向的，腐蚀后的线条宽度难以控制，腐蚀出的图形存在一定的偏差，无法高质量地完成图形转移和复制。b)干法刻蚀具有非常好的方向性，纵向上的刻蚀速率远大于横向的刻蚀速率，可获得接近垂直的刻蚀轮廓。由于离子是全面均匀地溅射在硅片上，离子对光刻胶和无保护的薄膜材料会同时进行轰击刻蚀，其刻蚀的选择性比湿法腐蚀差很多。21《集成电路制造工艺与工程应用》讲义2018/09/28硬掩膜版（HardMask）工艺技术a)硬掩膜版是首先利用很薄的光刻胶的把图形转移到中间层，再通过中间层把图形转移到底层薄膜材料。b)硬掩膜版工艺技术的方案实际是通过选择合适的硬掩膜版材料和刻蚀条件来调节硬掩膜版的选择性，从而得到高选择性的硬掩膜版材料，然后间接通过高选择性的硬掩膜版把图形转移到底层薄膜材料上，从而解决光刻胶选择性差和倾斜倒塌的问题，最终利用厚度很薄的光刻胶得到更高的分辨率和更精准的底层图形。22《集成电路制造工艺与工程应用》讲义2018/09/28硬掩膜版（HardMask）工艺技术光刻机光源的波长不断演进：436nm的G-线、365nm的I-线和248nm的DUVKrF，到193nm的DUVArF。用于DUVArF光刻的光刻胶的机械强度和刻蚀选择性都要比DUVKrF光刻的光刻胶差。因为刻蚀的过程中也会消耗一部分光刻胶，较差的选择性