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Verilog中可综合及不可综合语句概述Verilog硬件描述语言有很完整的语法结构和系统，类似高级语言，这些语法结构的应用给我们的设计描述带来很多方便。但是，我们知道，Verilog是描述硬件电路的，它是建立在硬件电路的基础上的。有些语法结构是不能与实际硬件电路对应起来的，也就是说我们在把一个语言描述的程序映射成实际硬件电路中的结构时是不能实现的。下面就是我多年工作经验总结出来的大部分综合工具支持或不支持的verilog语法结构。一．用verilog建立可综合模型的原则要保证VerilogHDL赋值语句的可综合性，在建模时应注意以下要点：（1）不使用initial。（2）不使用#10。（3）不使用循环次数不确定的循环语句，如forever、while等。（4）不使用用户自定义原语（UDP元件）。（5）尽量使用同步方式设计电路。（6）除非是关键路径的设计，一般不采用调用门级元件来描述设计的方法，建议采用行为语句来完成设计。（7）用always过程块描述组合逻辑，应在敏感信号列表中列出所有的输入信号。（8）所有的内部寄存器都应该能够被复位，在使用FPGA实现设计时，应尽量使用器件的全局复位端作为系统总的复位。（9）对时序逻辑描述和建模，应尽量使用非阻塞赋值方式。对组合逻辑描述和建模，既可以用阻塞赋值，也可以用非阻塞赋值。但在同一个过程块中，最好不要同时用阻塞赋值和非阻塞赋值。（10）不能在一个以上的always过程块中对同一个变量赋值。而对同一个赋值对象不能既使用阻塞式赋值，又使用非阻塞式赋值。（11）如果不打算把变量推导成锁存器，那么必须在if语句或case语句的所有条件分支中都对变量明确地赋值。（12）避免混合使用上升沿和下降沿触发的触发器。（13）同一个变量的赋值不能受多个时钟控制，也不能受两种不同的时钟条件（或者不同的时钟沿）控制。（14）避免在case语句的分支项中使用x值或z值。二．不可综合verilog语句1、initial只能在testbench中使用，不能综合。（我用ISE9.1综合时，有的简单的initial也可以综合，不知道为什么）2、eventsevent在同步testbench时更有用，不能综合。3、real不支持real数据类型的综合。4、time不支持time数据类型的综合。5、force和release不支持force和release的综合。6、assign和deassign不支持对reg数据类型的assign或deassign进行综合，支持对wire数据类型的assign或deassign进行综合。7、forkjoin不可综合，可以使用非块语句达到同样的效果。8、primitives支持门级原语的综合，不支持非门级原语的综合。9、table不支持UDP和table的综合。10、敏感列表里同时带有posedge和negedge如：always@(posedgeclkornegedgeclk)begin...end这个always块不可综合。11、同一个reg变量被多个always块驱动12、延时以#开头的延时不可综合成硬件电路延时，综合工具会忽略所有延时代码，但不会报错。如：a=#10b;这里的#10是用于仿真时的延时，在综合的时候综合工具会忽略它。也就是说，在综合的时候上式等同于a=b;13、与X、Z的比较可能会有人喜欢在条件表达式中把数据和X(或Z)进行比较，殊不知这是不可综合的，综合工具同样会忽略。所以要确保信号只有两个状态：0或1。三．总结汇总所有综合工具都支持的结构always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，module，negedge，posedge，operators，output，parameter所有综合工具都不支持的结构time，defparam，$finish，fork，join，initial，delays，UDP，wait有些工具支持有些工具不支持的结构casex，casez，wand，triand，wor，trior，real，disable，forever，arrays，memories，repeat，task，while。