数字集成电路--电路、系统与设计(第二版)复习资料

第一章数字集成电路介绍第一个晶体管，Bell实验室，1947第一个集成电路，JackKilby，德州仪器，1958摩尔定律：1965年，GordonMoore预言单个芯片上晶体管的数目每18到24个月翻一番。(随时间呈指数增长)抽象层次：器件、电路、门、功能模块和系统抽象即在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑匣子或模型来代替。这一模型含有用来在下一层次上处理这一模块所需要的所有信息。固定成本（非重复性费用）与销售量无关；设计所花费的时间和人工；受设计复杂性、设计技术难度以及设计人员产出率的影响；对于小批量产品，起主导作用。可变成本（重复性费用）与产品的产量成正比；直接用于制造产品的费用；包括产品所用部件的成本、组装费用以及测试费用。每个集成电路的成本=每个集成电路的可变成本+固定成本/产量。可变成本=（芯片成本+芯片测试成本+封装成本）/最终测试的成品率。一个门对噪声的灵敏度是由噪声容限NML（低电平噪声容限）和NMH（高电平噪声容限）来度量的。为使一个数字电路能工作，噪声容限应当大于零，并且越大越好。NMH=VOH-VIHNML=VIL-VOL再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个。一个门的VTC应当具有一个增益绝对值大于1的过渡区(即不确定区)，该过渡区以两个有效的区域为界，合法区域的增益应当小于1。理想数字门特性：在过渡区有无限大的增益；门的阈值位于逻辑摆幅的中点；高电平和低电平噪声容限均等于这一摆幅的一半；输入和输出阻抗分别为无穷大和零。传播延时、上升和下降时间的定义传播延时tp定义了它对输入端信号变化的响应有多快。它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。上升和下降时间定义为在波形的10%和90%之间。对于给定的工艺和门的拓扑结构，功耗和延时的乘积一般为一常数。功耗-延时积(PDP)----门的每次开关事件所消耗的能量。一个理想的门应当快速且几乎不消耗能量，所以最后的质量评价为。能量-延时积(EDP)=功耗-延时积2。第三章、第四章CMOS器件手工分析模型012'2minminGTDSGTDVVVVVLWKI若＋－DSATDSGTVVVV,,minmin＝寄生简化：当导线很短，导线的截面很大时或当所采用的互连材料电阻率很低时，电感的影响可以忽略：如果导线的电阻很大(例如截面很小的长铝导线的情形)；外加信号的上升和下降时间很慢。当导线很短，导线的截面很大时或当所采用的互连材料电阻率很低时，采用只含电容的模型。当相邻导线间的间距很大时或当导线只在一段很短的距离上靠近在一起时：导线相互间的电容可以被忽略，并且所有的寄生电容都可以模拟成接地电容。平行板电容：导线的宽度明显大于绝缘材料的厚度。边缘场电容：这一模型把导线电容分成两部分：一个平板电容以及一个边缘电容，后者模拟成一条圆柱形导线，其直径等于该导线的厚度。多层互连结构：每条导线并不只是与接地的衬底耦合（接地电容），而且也与处在同一层及处在相邻层上的邻近导线耦合（连线间电容）。总之，再多层互连结构中导线间的电容已成为主要因素。这一效应对于在较高互连层中的导线尤为显著，因为这些导线离衬底更远。例4.5与4.8表格电压范围集总RC网络分布RC网络050%(tp)0.69RC0.38RC063%()RC0.5RC10%90%(tr)2.2RC0.9RC090%2.3RC1.0RC例4.1金属导线电容考虑一条布置在第一层铝上的10cm长，1m宽的铝线，计算总的电容值。平面(平行板)电容：(0.1×106m2)×30aF/m2=3pF边缘电容：2×(0.1×106m)×40aF/m=8pF总电容：11pF现假设第二条导线布置在第一条旁边，它们之间只相隔最小允许的距离，计算其耦合电容。耦合电容：Cinter=(0.1×106m)×95aF/m2=9.5pF材料选择：对于长互连线，铝是优先考虑的材料；多晶应当只用于局部互连；避免采用扩散导线；先进的工艺也提供硅化的多晶和扩散层接触电阻：布线层之间的转接将给导线带来额外的电阻。布线策略：尽可能地使信号线保持在同一层上并避免过多的接触或通孔；使接触孔较大可以降低接触电阻(电流集聚在实际中将限制接触孔的最大尺寸)。采电流集聚限制RC,(最小尺寸)：金属或多晶至n+、p+以及金属至多晶为5~20；通孔(金属至金属接触)为1~5。例4.2金属线的电阻考虑一条布置在第一层铝上的10cm长，1m宽的铝线。假设铝层的薄层电阻为0.075Ω/□，计算导线的总电阻：Rwire＝0.075Ω/□(0.1106m)/(1m)＝7.5kΩ例4.5导线的集总电容模型假设电源内阻为10kΩ的一个驱动器，用来驱动一条10cm长，1m宽的Al1导线。电压范围集总RC网络分布RC网络050%(tp)0.69RC0.38RC063%()RC0.5RC10%90%(tr)2.2RC0.9RC090%2.3RC1.0RC使用集总电容模型，源电阻RDriver＝10k，总的集总电容Clumped＝11pFt50%=0.6910k11pF=76nst90%=2.210k11pF=242ns例4.6树结构网络的RC延时节点i的Elmore延时：Di=R1C1+R1C2+(R1+R3)C3+(R1+R3)C4+(R1+R3+Ri)Ci例4.7电阻-电容导线的时间常数总长为L的导线被分隔成完全相同的N段，每段的长度为L/N。因此每段的电阻和电容分别为rL/N和cL/NR(=rL)和C(=cL)是这条导线总的集总电阻和电容NNRCNNNrcLNrcrcrcNLDN2121...2222结论：当N值很大时，该模型趋于分布式rc线;一条导线的延时是它长度L的二次函数;分布rc线的延时是按集总RC模型预测的延时的一半.2rcL22＝RCDN例4.8铝线的RC延时.考虑长10cm宽、1m的Al1导线,使用分布RC模型，c=110aF/m和r=0.075/mtp=0.38RC=0.38(0.075/m)(110aF/m)(105m)2=31.4nsPoly：tp=0.38(150/m)(88+254aF/m)(105m)2=112sAl5：tp=0.38(0.0375/m)(5.2+212aF/m)(105m)2=4.2ns例4.9RC与集总C假设驱动门被模拟成一个电压源，它具有一定大小的电源内阻Rs。应用Elmore公式，总传播延时：D=RsCw+(RwCw)/2=RsCw+0.5rwcwL2及tp=0.69RsCw+0.38RwCw其中，Rw=rwL，Cw=cwL假设一个电源内阻为1k的驱动器驱动一条1m宽的Al1导线，此时Lcrit为2.67cm第五章CMOS反相器静态CMOS的重要特性：电压摆幅等于电源电压高噪声容限。逻辑电平与器件的相对尺寸无关晶体管可以采用最小尺寸无比逻辑。稳态时在输出和Vdd或GND之间总存在一条具有有限电阻的通路低输出阻抗(k)。输入阻抗较高(MOS管的栅实际上是一个完全的绝缘体)稳态输入电流几乎为0。在稳态工作情况下电源线和地线之间没有直接的通路(即此时输入和输出保持不变)没有静态功率。传播延时是晶体管负载电容和电阻的函数。门的响应时间是由通过电阻Rp充电电容CL(电阻Rn放电电容CL)所需要的时间决定的。开关阈值VM定义为Vin=Vout的点(在此区域由于VDS=VGS，PMOS和NMOS总是饱和的)r是什么：开关阈值取决于比值r，它是PMOS和NMOS管相对驱动强度的比DSATnnDSATppDDMVkVkVV＝，rr1r一般希望VM=VDD/2(可以使高低噪声容限具有相近的值)，为此要求r1例5.1CMOS反相器的开关阈值通用0.25mCMOS工艺实现的一个CMOS反相器的开关阈值处于电源电压的中点处。所用工艺参数见表3.2。假设VDD=2.5V，最小尺寸器件的宽长比(W/L)n为1.5VVLWVVVVkVVVVkLWLWMpDSATpTpMDSATppDSATnTnMDSATnnnp25.125.55.15.35.320.14.025.1263.043.025.10.163.01030101152266''－－－＝分析：VM对于器件比值的变化相对来说是不敏感的。将比值设为3、2.5和2，产生的VM分别为1.22V、1.18V和1.13V，因此使PMOS管的宽度小于完全对称所要求的值是可以接受的。增加PMOS或NMOS宽度使VM移向VDD或GND。不对称的传输特性实际上在某些设计中是所希望的。噪声容限：根据定义，VIH和VIL是dVout/dVin=-1(=增益)时反相器的工作点逐段线性近似VIH=VM-VM/gVIL=VM+(VDD-VM)/g过渡区可以近似为一段直线，其增益等于在开关阈值VM处的增益g。它与VOH及VOL线的交点用来定义VIH和VIL。点。012'2minminGTDSGTDVVVVVLWKI若＋－例5.2CMOS反相器的电压传输特性和噪声容限假设设计一个通用0.25mCMOS工艺的反相器，PMOS对NMOS的比为3.4，其中NMOS晶体管的最小尺寸为(W=0.375m，L=0.25m，即W/L=1.5)g=-27.5VIL=1.2V,VIH=1.3VNML=NMH=1.2确切值：VIL=1.03V,VIH=1.45VNML=1.03V&NMH=1.05V输出电阻低输出=2.4k高输出=3.3k在饱和区，增益与电流的斜率关系很大(Vin=VM)g(1+r)/(VM-VTn-VDSATn/2)(n-p)分析：公式5.10过高估计了增益；最大的偏差是对于VTC的逐段线性近似造成的动态特性：分析此图栅漏电容Cgd12扩散电容Cdb1和Cdb2连线电容Cw扇出的栅电容Cg3和Cg4电容表达式值(fF)(HL)值(fF)(LH)CGD12ConWn0.230.23CGD22CopWp0.610.61CDB1KeqbpnADnCj+KeqswnPDnCjsw0.660.90CDB2KeqbppADpCj+KeqswpPDpCjsw1.51.15CG3(2Con)Wn+CoxWnLn0.760.76CG4(2Cop)Wp+CoxWpLp2.282.28Cw提取参数0.120.12CL6.16.0例5.5一个0.25mCMOS反相器的传播延时VDD=2.5V0.25mW/Ln=1.5W/Lp=4.5Reqn=13k(1.5)Reqp=31k(4.5)tpHL=36psectpLH=29psec得到：tp=32.5psecDSATnnnLDSATnDDLLeqnpHLVkLWCIVCCR'52.04369.069.0t＝设计技术----减小一个门的传播延时减小CL:门本身的内部扩散电容.漏扩散区的面积越小越好:互连线电容;扇出电容.增加晶体管的W/L比:设计者手中最有力和最有效的性能优化工具:注意自载效应!–一旦本征电容(即扩散电容)开始超过由连线和扇出形成的外部负载，增加门的尺寸就不再对减少延时有帮助，只是加大了门的面积.提高VDD:用能量损耗来换取性能;增加电源电压超过一定程度后改善就会非常有限;对可靠性的考虑迫使在DSM工艺中对VDD要规定严格的上限.NMOS与PMOS的比使PMOS管较宽，以使它的电阻与下拉的NMOS管匹配。这通常要求PMOS和NMOS的宽度比在3~3.5之间。对称VTC，由高至低与由低至高的传播延时相等如果对称性和噪声容限不是主要的考虑因素，那么实际上有可能通过减少PMOS器件的宽度来加快反相器的速度。使PMOS较宽因充电电流的增加而改善了反相器的tp