数字集成电路设计之逻辑设计技术

逻辑设计技术第五章第五章逻辑设计技术5.1MOS管的串并特性串联特性；并联特性5.2逻辑门的延迟5.3传输门NMOS传输门；PMOS传输门；CMOS传输门5.4CMOS逻辑电路异或门；同或门；虚拟NMOS逻辑门；CMOS骨牌逻辑；可编程逻辑阵列；多路选择器；锁存器和触发器5.5时钟策略时钟控制系统；单相时钟的参数；系统时序；时钟电路静态CMOS逻辑电路静态电路和动态电路:z每个门的输出都有电源VDD或到地的电阻通路。z在动态电路中，一个或多个节点的值是由存储在电容上的电荷决定的。z静态和动态电路的另一个区别是静态电路完成组合逻辑功能时不需要时钟或其它周期信号。动态电路需要有与数据信号同步的周期性时钟信号控制。CMOS反相器的转换特性•静态CMOS逻辑门是在CMOS反相器的基础上扩展而成，把单个NMOS管和PMOS管换成一定的串、并联关系的NMOS逻辑块和PMOS逻辑块。•NMOS逻辑块又叫下拉开关网络•PMOS逻辑块又叫上拉开关网络•静态CMOS逻辑门和CMOS反相器一样可以获得昀大的逻辑摆幅，在稳态情况下没有直流通路。从反相器到逻辑门的构成VinVoutVDDz每个输入信号同时接一个NMOS管和一个PMOS管的栅极。n输入逻辑门有2n个管子。z实现带“非”的逻辑功能input:x1,x2,……,xnoutput:静态CMOS逻辑门z逻辑函数F(x1,x2,……,xn)决定于管子的连接关系。NMOS：串与并或PMOS：串或并与z静态CMOS逻辑门保持了CMOS反相器无比电路的优点不对称逻辑门（SkewingGate）不同的上升和下降时间有利于H至L过渡有利于L至H过渡§§5.1MOS5.1MOS管的串、并特性管的串、并特性第五章第五章§5.1.1串联特性a）两管串联b）等效电路§§5.1MOS5.1MOS晶体管的串、并联特性晶体管的串、并联特性§§5.1MOS5.1MOS晶体管的串、并联特性晶体管的串、并联特性导电因子：LW.tLWCoxoxnoxnεμμβ==工艺因子：oxoxnoxntCKεμμ=='两管串联和等效电路（假设两管的VTN相同）()()[]2211DDTNGTHMGDSVVVVVVI−−−−−=β()()[]2222MTNGTHSGDSVVVVVVI−−−−−=β21DSDSII=()()()GTHGSTHGMTHGVVVVVVVVV−−++−−+=−−21122122ββββββN个MOS串联等效导电因子12Neff1111ββββ=+++L()()[]2221211DDTNGSTHGDSVVVVVVI−−−−−+=ββββ2121βββββ+=eff()()[]222DDTNGSTHGeffDSVVVVVVI−−−−−=β§5.1.2并联特性a）两管并联b）等效电路§§5.1MOS5.1MOS晶体管的串、并联特性晶体管的串、并联特性eff1Niiββ==∑N个MOS管并联，等效导电因子MOS管并联等效导电因子2121DSDS,DSIII+=()()()[]2221DDTNGSTHGVVVVVV−−−−−+=ββ()()[]22DDTNGSTHGeffDSVVVVVVI−−−−−=βeff12βββ=+§§5.1MOS5.1MOS晶体管的串、并联特性晶体管的串、并联特性§§5.25.2逻辑门的延迟逻辑门的延迟第五章第五章一、逻辑门延迟设：MOS管的长度和宽度相同ABCX=neffn1n2n311/1/1/ββββ=++3个N管有效导电因子peffpββ=上拉单个P管有效因子:ABMP2MP1VDDMP3MN1MN3MN2CX§§5.25.2逻辑门的延迟逻辑门的延迟上升时间：tpDDDDtpLrr1r2PDDtpDDtpDD||0.120||21[ln()]||||2VVVVCtttKVVVVV−−=+=+−−19（）LfnDD3CTKVβ=LrpeffDDpDDlCCTKKVVββ==下降时间：§§5.25.2逻辑门的延迟逻辑门的延迟tnDDDDthLfNDDthDDtnDD(0.1)2021[ln()]()2VVVVCtKVVVVV−−=−+−−19要获得对称的上升和下降时间，须：pn/3ββ=⎟⎠⎞⎜⎝⎛=⎟⎠⎞⎜⎝⎛LWCLWCOXnPOXpμμ31LP=LN3523.WWpnnp≈=μμ总结：M个N型晶体管串联的下降时间Tf为MTfM个P型晶体管串联的上升时间Tr为MTr反之，如果M个N型晶体管并联且同时导通，则下降时间为Tf/MM个P型晶体管并联且同时导通，则上升时间为Tr/M1、CMOS与非门(b)逻辑符号和真值表AB(a)电路图§§5.25.2逻辑门的延迟逻辑门的延迟①两个输入信号同步变化1)直流电压传输特性§§5.25.2逻辑门的延迟逻辑门的延迟使用等效反相器方法分析②输入信号不同时，假定一个信号固定在高电平，考察输出随另一个输入信号的变化注意：对不同输入状态，等效反相器参数不同。①两个输入信号同步变化VoutVinpPeffββ2=2NNeffββ=VDD等效反相器pβpβNβNβVDDVinVout二个输入与非门2)直流电压传输特性§§5.25.2逻辑门的延迟逻辑门的延迟使用等效反相器方法分析z逻辑阈值电压Vitpefftnnefftnritpeffrneff1/121/1VVVVKVVVKββββ+==++DDtpDDtp（+）+2（+）若若KKNN＝＝KKPP且且VVthth==--VVtptp时时§§5.25.2逻辑门的延迟逻辑门的延迟32TNDDitVVV−=若要求若要求②输入信号不同时，假定一个信号固定在高电平，考察输出随另一个输入信号的变化若B＝VDD，A变化若A＝VDD，B变化pβNβVDDpβNβBA§§5.25.2逻辑门的延迟逻辑门的延迟等效反相器KPeff=KP,KNeff≈KN/2tnritr2/12/VKVVVK+=+DDtp（+）等效反相器阈值电压二输入与非门的二输入与非门的直流电压传输特性曲线直流电压传输特性曲线0VDDVOUT/VVIN/VA和B同时变化A=VDD,B变化B=VDD,A变化VDDpβNβVDDpβNβBA§§5.25.2逻辑门的延迟逻辑门的延迟Issue:A变化和B变化的差别分析n输入与非门的直流特性n个输入信号同步时的逻辑阈值()rTPDDrTNitNKnVVKnVV111+++=VoutVinpPeffnββ=nNNeffββ=VDD等效反相器分析n输入与非门的直流特性输入信号不同步时输入信号不同步时::只有只有11个输入变化个输入变化,,其余其余固定在高电平固定在高电平忽略衬偏效应，有（忽略衬偏效应，有（nn－－11）种情况）种情况逻辑阈值逻辑阈值()rTPDDrTNNKnVVKnVV+++=1分析n输入与非门的直流特性23nKKPN=昀佳直流特性VNLM=VNHMVNLM=V1,VNHM=VDD-VN使用等效反相器方法分析二、与非门瞬态特性1.上升时间()()⎥⎦⎤⎢⎣⎡⎟⎟⎠⎞⎜⎜⎝⎛−−+−−=1.029.112111.02pPPPrrIntαααατDDPLrVKC=τ()()⎥⎦⎤⎢⎣⎡⎟⎠⎞⎜⎝⎛−−+−−=0.1a21.9lna121a10.1aτtNN2NNffDDNLfVKC=τ负载电容计算与非门瞬态特性的与非门瞬态特性的深入分析深入分析MOS管串并联的影响1CCnCCCinDBPDBNL+++=考虑中间节点电容放电与非门瞬态特性的与非门瞬态特性的深入分析深入分析与非门设计考虑与非门设计考虑zz根据根据直流特性直流特性设计设计z根据瞬态特性设计§§5.25.2逻辑门的延迟逻辑门的延迟VNLM=VNHMV1+Vn=VDD23nKKKPNr==⇒frττ=PeffNeffKK=⇒nKKKPNr==⇒与非门版图与非门版图2、CMOS或非门ABY(b)逻辑符号和真值表(a)电路图§§5.25.2逻辑门的延迟逻辑门的延迟VDD1)MOS管的宽度设计上拉P管有效因子:2111PPPPeffββββ=+=上升时间：要获得对称的上升和下降时间，须：52≈=pnnpWWμμ单个N管有效导电因子NNeffββ==下降时间：DDPLDDPeffLrVCKVCKT2ββ==DDNDDNefffVCKVCKTββLL==§§5.25.2逻辑门的延迟逻辑门的延迟①两个输入信号同步变化VoutVin2pPeffββ=NNeffββ2=VDD等效反相器1)直流电压传输特性§§5.25.2逻辑门的延迟逻辑门的延迟使用等效反相器方法分析二个输入或非门②输入信号不同时，假定一个信号固定在低电平，考察输出随另一个输入信号的变化z逻辑阈值电压Vit()rTPDDrTNitKVVKVV1211121+++=§§5.25.2逻辑门的延迟逻辑门的延迟()rTPDDrTNitKVVKVV21121+++=或非门的直流电压传输特性曲线分析n输入或非门的直流特性()rTPDDrTNKnVVnKVV11111+++=nn输入同步变化与输入同步变化与11个输入变化的逻辑阈值个输入变化的逻辑阈值()rTPDDrTNnKnVVKnVV11111+−+=分析n输入或非门的直流特性nNLMVV=考虑考虑nn输入同步变化与输入同步变化与11个输入变化两种极端情况个输入变化两种极端情况1VVVDDNLM−=使用等效反相器方法分析二、或非门瞬态特性1.上升时间()()⎥⎦⎤⎢⎣⎡⎟⎟⎠⎞⎜⎜⎝⎛−−+−−=1.029.112111.02pPPPrrIntαααατDDPLrVKC=τ()()⎥⎦⎤⎢⎣⎡⎟⎠⎞⎜⎝⎛−−+−−=0.1a21.9lna121a10.1aτtNN2NNffDDNLfVKC=τ注意：上升时间要考虑中间节点电容充电注意：上升时间要考虑中间节点电容充电或非门设计考虑或非门设计考虑zz根据根据直流特性直流特性设计设计z根据瞬态特性设计frττ=PeffNeffKK=⇒23−==⇒nKKKPNr§§5.25.2逻辑门的延迟逻辑门的延迟1−==⇒nKKKPNrDDnVVV=+1NHMNLMVV=或非门版图或非门版图CMOSCMOS与非门和或非门的设计考虑与非门和或非门的设计考虑1）减小面积所有管子都取为允许的昀小尺寸2.使NMOS管和PMOS管有相同的导电因子3.取串联管子增大n倍的设计4.全对称设计KNff=KPff1、昀小面积设计pNμμ2=WN=WP=W若则KN=2KP即RP=2RN=2RnWLA2∞2、KN=KP的设计33、串联管子增大、串联管子增大nn倍倍44、全对称设计、全对称设计总总结结●对反相器,当VTN=-VTP,KN=KP时,是对称设计,有昀佳性能;●对与非门和或非门,当VTN=-VTP,KN=KP时,不能获得昀佳性能，输入端数越多，性能越差;●要使速度不退化,则串联管子的导电因子要增大n倍，获得昀佳性能的设计是：KNeff=KPeff;●在同样工艺,同样速度下,与非门比或非门节省面积；●性能要求不高下，应以减小面积为主要目标。作业设计个两输入一或非门，要求在昀设计个两输入一或非门，要求在昀坏情况下输出上升时间和下降时间不坏情况下输出上升时间和下降时间不大于大于0.5ns0.5ns3、CMOS与或非门上拉路径有效导电因子2111PPPPeffββββ=+=要获得对称的上升和下降时间，须：5222.WWpnnp≈=μμACDBABDC下拉路径有效导电因子2111NNNNeffββββ=+=§§5.25.2逻辑门的延迟逻辑门的延迟作业1、画出实现的静态CMOS电路，如果所有MOS管的导电因子都是K,分析几个输入同步变化的等效反相器的导电因子（KNeff和KPeff），在什么输入状态下电路有最小的低电平噪声容限。()ABCDCBAY+++=DCBADCBAOUT=D+C•(B+A)对于定功能,先画出NMOS电路,PMOS与NMOS是对偶连接关系§§5.25.2逻辑门的延迟逻辑门的延迟复杂逻辑门的分析和设计VDD复杂逻辑门的分析和设计●●直流特性分析直流特性分析::用等效用等效反相器分析电路性能反相器分析电路性能,,要要考虑不同输入状态；考虑不